PCI Express: Der Highspeed-Datenbus im Detail

Aufbau des Transaction Layer II

Das Ordering-Attribute-Feld (Attr) des TLPs besteht aus den beiden Bits vier und fünf des Bytes zwei. Mit dem vierten Bit lässt sich das Cache-Coherency-Management ansprechen. Wenn das Bit deaktiviert ist, zwingt die übertragene Operation die Hardware, kohärente Cache-Zugriffe durchzuführen. Ein gesetztes Bit signalisiert den Verzicht auf diese Zugriffsform (No Snoop). Das fünfte Bit entscheidet darüber, ob Datenzugriffe streng nach den PCI-Richtlinien oder unter bestimmten Voraussetzungen nach der PCI-X-Spezifikation erfolgen. Das garantiert eine Abwärtskompatibilität zum PCI-/PCI-X-Standard.

Die Länge des nutzbaren Datenbereichs (Length) repräsentieren die Bytes drei und zwei, bei Letzterem werden nur die ersten beiden Bits ausgewertet. Die insgesamt zehn Bits stehen für eine maximale Datenmenge von 1024 Doppelwörtern, das sind umgerechnet 4 KByte nutzbare Daten.

Der Header enthält in den Bit-Feldern Fmt, Type und TD alle notwendigen Informationen, um die Größe des gesamten Transaction-Layer-Pakets zu bestimmen.