Microprocessor Forum 1999

Itanium: Lange Pipelines und lange Wartezeiten

Damit die mit zehn Stufen sehr lange Pipeline immer genug zu tun hat, verfügt Itanium über zwei Load/Store-Einheiten, die zudem eine neue Funktion namens "Speculative Loads" besitzen: Wahrscheinlich bald benötigte Daten kann sich die CPU holen, bevor ein Programm sie wirklich anfordert. Das hält andere Speichertransfers nicht auf. Bei einem Seitenfehler wird das spekulative Laden einfach abgebrochen, weil die Daten ja nicht wirklich sofort erforderlich wurden. Ein Decoder füttert die Load/Store-Einheiten, die sechs Befehle pro Takt verarbeiten sollen. Für Integer und MMX stehen je vier Ausführungseinheiten bereit, für Gleitkommaoperationen sind es zwei, bei SSE wiederum vier. Bei derart vielen Execution Units und einer so langen Pipe braucht Itanium riesige Bandbreiten zum Speicher - in den bisherigen Designs ist aber nur SDRAM vorgesehen. Das will Intel neben dem obligatorischen L1- und L2-Cache auf dem Die mit einem 4-MByte-großen externen L3-Cache ausbügeln. Über die Größe der beiden anderen Caches schwieg der Prozessorprimus sich noch aus.

Ebenfalls schwammig waren Sharangpanis Aussagen zur immer wieder vermuteten Schwäche des Itanium mit 32-Bit-Code. Intel gibt sich nun selbstbewusster: Von einer "Emulation" ist nicht mehr die Rede, sondern von "direkter Ausführung von 32-Bit-Code" und "voller Itanium Performance". Was das heißt, soll sich ab Mitte 2000 zeigen. Schon jetzt will Intel Vorserienmuster des Itanium an die Hersteller von Servern und Workstations ausliefern.