MPF: AMD gibt Details der Quad-Core-CPU Barcelona bekannt

Unabhängige Speicher-Controller

Eine deutliche Verbesserung erhält die neue Opteron-Generation bei der SSE-Befehlsverarbeitung. Der Barcelona-Core kann laut AMD zwei 128-Bit-SSE-Befehle pro Taktzyklus einlesen. AMD spricht hier vom „Dual 128-Bit SSE Dataflow“. Damit erlaubt der 2007er-AMD-Core bis zu vier Floating-Point-Operationen in doppelter Präzision pro Taktzyklus.

Bei der aktuellen AMD64-Architektur ist der SSE-Pfad nur 64 Bit breit. Neue SSE-Befehle (EXTRQ, INSERTQ, MOVNTSD und MOVNTSS) sowie Erweiterungen für die Bit-Manipulation (LZCNT und POPCNT) implementiert AMD ebenfalls. Damit will AMD die bisher geringere SSE-Performance gegenüber den Intel-Prozessoren wettmachen.

Die aktuellen Socket-F-Opterons verfügen über zwei 64-Bit-Speicher-Controller. Durch ein Lock-Step sind beide Controller voneinander abhängig, Speicheroperationen werden stets verteilt auf beiden Channels durchgeführt. Im Barcelona-Prozessor legt AMD die beiden DRAM-Controller unabhängig voneinander aus. Damit sind mehr DRAM-Bänke möglich und die Page-Konflikte werden dadurch reduziert. Außerdem erlauben die zwei unabhängigen Controller größere Burst-Längen.

In der Northbridge weitete AMD zudem die Puffer-Größen aus und optimierte die Scheduler. Zudem unterstützt die Northbridge bereits die zukünftigen Speichertechnologien DDR3 und FB-DIMM. Mit dem Barcelona steuert AMD zum Launch DDR2-667-Speicher mit einer Bandbreite von 10,7 GByte/s an.