MPF: AMD gibt Details der Quad-Core-CPU Barcelona bekannt

Core-Verbesserungen

Die Prozessorkerne des Barcelona stattet AMD zusätzlich mit einem erweiterten Instruction Queue zum „vorausschauenden“ Speichern von Befehlen aus: Statt 16 sind dann 32 Byte pro Taktzyklus möglich. Zusätzlich erlaubt Barcelona eine „unaligned“ Load-Operation.

Die Sprungvorhersage des K8L-Core soll mehr Treffer als bisher ermöglichen. Außerdem erlaubt AMDs Advanced Branch Prediction beim Barcelona nun 512 Einträge. Die Größe des Return-Stacks verdoppelte AMD ebenfalls. Der neue Sideband Stack Optimizer führt nebenbei Stack-Optimierungen für PUSH/POP-Operationen durch. Laut AMD wird dabei dem übrigen Workflow keine Bandbreite entzogen.

Neu bei den Barcelona-Cores ist eine Out-of-Order Load Execution. Load-Befehle können durch diese Technologie andere Loads „überspringen“. Ebenso sind Loads im Out-of-Order-Verfahren losgelöst von Store-Vorgängen möglich, wenn bekannt ist, dass diese voneinander unabhängig sind.

Durch TLB-Verbesserungen unterstützt Barcelona jetzt 1 GByte große Pages. Statt den bisherigen physikalischen 40 Bit adressiert der Quad-Core-Opteron den Speicher nun mit 48 Bit Breite. Damit erhöht sich der mögliche Arbeitsspeicher von 1 auf 256 Terabyte. AMD vergrößerte zudem die TLBs; damit erhöhe sich laut Sander die Performance bei virtuellen Umgebungen sowie bei großen Datenbanken.

Das Write Bursting soll beim Barcelona mehrere Schreib- und Lesezugriffe auf den Speicher bündeln und dann in einem Durchgang ausführen. Damit will AMD die effektive Speicherbandbreite erhöhen.