AMD kündigt SSE5 an

Vor den SSE5-Befehlen erhalten die am 10. September 2007 erwarteten Barcelona-Opterons mit K10-Architektur zuerst die Befehlserweiterung SSE4a. Bei den SSE4a-Befehlen EXTRQ, INSERTQ, MOVNTSD und MOVNTSS des K10 handelt es sich um einen kleinen Teil von Intels SSE4-Erweiterung. Intel implementiert SSE4 erstmals bei Prozessoren mit der 45-nm-Penryn-Architektur, die noch 2007 zuerst beim Xeon „Harpertown“ integriert wird.

Mit SSE5 will AMD den Durchsatz pro Befehl maximieren und Code konsolidieren. So sollen die „3-Operand Instructions“ die Zahl der Operanten, die ein x86-Befehl durchführen kann, von zwei auf drei erhöhen. Multiple Instruktionen vereint SSE5 somit in einem effizienteren Befehl. „3-Operand Instructions“ sind laut AMD aktuell nur bei einigen RISC-Architekturen möglich.

Durch die Fähigkeit der „3-Operand Instructions“ von SSE5 gibt es beispielsweise den neuen Befehl der „Fused Multiply Accumulate“. Die Instruktion kombiniert eine Multiplikation mit einer Addition. Damit sind laut AMD mit einem Befehl iterative Berechnungen möglich. Durch die damit verbundene Code-Vereinfachung sollen beispielsweise Grafik-Shading-Effekte, photorealistisches Rendering oder komplexe Vektor-basierende Mathematik deutlich schneller berechnet werden.

SSE5 debütiert 2009 im Bulldozer-Core

Die SSE5-Spezifikationen stellt AMD Entwicklern bereits jetzt zur Verfügung. Damit will der Hersteller eine möglichst frühe Akzeptanz und Verbreitung des neuen Befehlssatzes erreichen. SSE5 besteht aus über 100 neuen Instruktionen, die sich aus 23 neuen Basis-Befehlen zusammensetzen.

Erstmals zum Einsatz soll SSE5 bei AMDs nächster CPU-Architektur mit Bulldozer-Core kommen. Beim 2009 erwarteten Bulldozer-Core handelt es sich um den K10-Nachfolger. Erste Prozessoren mit Bulldozer sind der 8-Core-Prozessor „Sandtiger“. Diese Server-CPU besitzt einen integrierter DDR3-Speicher-Controller, setzt auf vier HyperTransport-3.0-Links und wird mit 45 nm Strukturbreite gefertigt. Ebenfalls 2009 wird der mit Bulldozer-Core ausgestattete Fusion-Prozessor erwartet. Die Fusion-Modelle integrieren die CPU sowie eine ATI-Grafikengine auf einem 45-nm-Siliziumplättchen.

Alle Details zur K10-Architektur finden Sie bei TecChannel im Artikel Quad-Core-Angriff: AMDs K10-Prozessoren sowie im Video-Interview AMDs K10-Prozessoren in den Startlöchern. (cvi)