Superskalare Prozessorarchitekturen

Superskalare Prozessoren wie der Pentium 4 und der Athlon durchbrechen die magische Grenze und verarbeiten mehr als einen Befehl pro Takt. Dies erfordert gravierende Änderungen im Design gegenüber einer RISC-CPU.

Die Befehlssequenzialität, die für von-Neumann-ähnliche Pipeline-Architekturen als letzte Forderung übrig bleibt, scheint die maximale Performance auf 1 Instruktion/Takt festzulegen. Innerhalb der RISC-CPU war eine Beschleunigung auf dieses Maß ein großer Erfolg und nur über zusätzliche Maßnahmen wie eine Forwarding Unit erreichbar. In diesem Artikel wird auf der Ebene der Single-CPU aber noch mehr verlangt: Der Prozessor soll die "Schallgrenze" von 1 Instruktion/Takt durchbrechen. Dies erweist sich als mehr als eine pure Erweiterung der RISC-Philosophie. Die folgenden Maßnahmen erreichen erst in ihrer Kombination dieses Ziel:

  • Der Prozessor muss in der Lage sein, mehrere Instruktionen pro Takt zu laden und zu dekodieren.

  • Branch-Instruktionen, also bedingte Sprünge, dürfen möglichst nicht zu Behinderungen des Instruktionsflusses führen.

  • Datenabhängigkeiten, die eine RISC-CPU speziell behandeln muss, treten in der superskalaren CPU in erhöhtem Maß auf. Sie muss daher die Auswirkungen vermeiden oder zumindest minimieren. Dies bedeutet unter anderem, dass die superskalare CPU die Ergebnisse nach dem Takt noch sortieren muss, um die Berechnung korrekt durchzuführen.

  • Alle Maßnahmen zusammen führen dann zu einer echten Parallelisierung auf der Instruktionsebene, aus diesem Grund auch als Instruction Level Paral-lelism (ILP) bezeichnet.

Diese Maßnahmen werden im Folgenden beschrieben. Diesen Artikel und eine ganze Reihe weiterer Grundlagenthemen zu Prozessoren finden Sie auch in unserem tecCHANNEL-Compact "Prozessor-Technologie". Die Ausgabe können Sie in unserem Online-Shop versandkostenfrei bestellen. Ausführliche Infos zum Inhalt des tecCHANNEL-Compact "Prozessor-Technologie" finden Sie hier.