90-nm-Prescott: Intel zerrt am Gitter

Im zweiten Halbjahr 2003 will Intel den Pentium-4-Nachfolger Prescott in einem 90-nm-Prozess herstellen. Schon jetzt hat Intel in dem dafür vorgesehenen P1262-Prozess erste 300mm-Wafer produziert und interessante technische Neuerungen bekannt gegeben.

Der P1262-Prozess arbeitet mit typischen Strukturgrößen von 90 nm auf 300 mm Wafern . Bei ersten Prototypen mit 52 MBit-SRAM-Bausteinen hat Intel durch die kleinen Strukturen des Prozesses 120 Milliarden Transistoren auf einem Wafer untergebracht.

Der neue Prozess ermöglicht Transistoren mit einer Gatelänge von unter 50 nm. Die Dicke des isolierenden Gate-Oxids beträgt dabei nur noch 1,2 nm und ist noch fünf Atomlagen dick. Besonders interessant sind aber zwei neue Technologien, die Intel erstmals einsetzt.

Dünner geht es kaum noch: In der Vergrößerung des Gates sind die einzelnen Atome im Kristallgitter sichtbar. Die Isolierung zwischen Gate und Channel besteht aus nur fünf Lagen Silizium Dioxid.

Um Transistoren schneller und kleiner zu machen, muss die Beweglichkeit der Elektronen im leitenden Kanal erhöht werden. Erstmals verwendet Intel dazu so genanntes "strained Silicon", gestrecktes Silizium also. Unter der obersten Schicht des Wafers aus reinem Silizium liegt dabei eine vergrabene Schicht mit etwas größerer Kristallstruktur.

Gestreckt: Durch das verzerrte Gitter steigt die Mobilität der Elektronen und der Löcher.

Bei Silizium ordnen sich die Atome im Abstand von 54,3 nm, bei dem chemisch verwandtem Germanium im Abstand von 56,6 nm. Möglicherweise besteht deshalb die vergrabenen Schicht aus Silizium-Germanium. Details gab Intel aber noch nicht preis.

Da die Gitterstruktur auch am Übergang beider Schichten erhalten wird, ist das Gitter der obersten Silizium-Schicht um rund ein Prozent gestreckt. Dies soll die Beweglichkeit der Elektronen und Löcher deutlich erhöhen und einen um rund 20 Prozent erhöhten Stromfluss erlauben. Dadurch wiederum erhöht sich die Schaltgeschwindigkeit der Transistoren.

Die zweite Neuerung betrifft den Einsatz eines Kohlenstoff dotierten Oxids (CDO) in der Verdrahtungsebene. Prescott enthält insgesamt sieben Verdrahtungsebenen aus Kupfer. Zwei davon sind in das neue CDO gebettet, das eine besonders niedrige Dielektrizitätskonstante besitzt (low-k Dielectric). Durch die Einbettung in CDO sinkt die Kapazität der Verbindungsleitungen, so dass auch schnelle Signale über weite Strecken geführt werden können.

CDO kann in verschiedener Zusammensetzung aus Si, C, O und H bestehen. Im Gegensatz zu Silizumdioxid mit seiner relativen Dielektrizitätskonstanten von rund 4 liegt diese bei CDO bei 2,8. Damit unterbietet sie auch die 3,5 von SiOF deutlich, das im aktuellen 130 nm-Prozess verwendet wird.

Kupfer-Interconnects: Im Bild sind die Leiterbahnen auf dem Die und ihre Verbindung untereinander im Querschnitt zu sehen. Die Lagen M5 und M6 sind in ein Low-k-Material gebettet.

Intel glaubt, beim 90 nm-Prozess 75 Prozent der Produktionsschritte aus der aktuellen 130-nm-Fertigung übernehmen zu können. Erste funktionierende 300-mm-Wafer in 90 nm Technologie hat Intel bereits demonstriert. Aktuell wird der neue Prozess noch in der Entwicklungs-Fab D1C in Oregon verfeinert. Doch schon nächstes Jahr will Intel etliche Fabs darauf umstellen und mit Prescott die Massenproduktion starten.

Mehr Detail zur Halbleiterfertigung lesen Sie in unseren Beiträgen Kupfer in der Halbleiterfertigung , Moderne Halbleitertechnologien, Schnellere Prozessoren mit SOI-Technologie und Die Jagd nach dem 15-Nanometer-Transistor.(ala)