IBM stellte am 12. August 1981 seinen ersten PC mit der Bezeichnung Model 5150 mit Intel 8086 Prozessor vor. Er war mit einem 16 KByte großen Arbeitsspeicher ausgestattet. Aufgeteilt war das RAM auf acht einzelne ICs, die eine Kapazität von je 16 KBit hatten. Heute verschwindet diese RAM-Menge von damals schon im L1-Cache des Prozessors. Entsprechend hat sich auch die Kapazität der Speicherbausteine um den Faktor 10.000 vervielfacht. Und ein Ende ist nicht abzusehen: Der 256-MBit-Chip ist schon Realität und in den Labors der großen Speicherhersteller gibt es bereit Erfolgsmeldungen über funktionierende 1-GBit-Chips.
Aber nicht nur die Kapazität sprengt immer neue Grenzen, auch bei der Performance will man ständig in neue Dimensionen vordringen. So stand die technische Entwicklung seit den ersten DRAMs nicht still: Von FPM- und EDO- über SDRAM- bis hin zu modernem Rambus-Speicher beschreiten die Entwickler immer wieder neue Wege, um die schnellen Prozessoren ausreichend mit Daten füttern zu können.
Nur das Grundprinzip der dynamischen Speicher ist bis heute unverändert: Mit hochintegrierten Schaltungen auf Silizium-Basis werden die einzelnen Speicherzellen durch Transistoren und Kondensatorelemente realisiert. Jede Speicherzelle repräsentiert ein einzelnes Bit in Form einer logischen Null oder Eins.
Durch die geringe Anzahl von Bauelementen pro Speicherzelle eignet sich die DRAM-Technologie am besten, um auf wenig Platz eine hohe Kapazität zu erreichen. Der Nachteil des dynamischen RAMs lässt sich aus dem Namen ableiten: Die in den Zellen gespeicherte Information bleibt nur für sehr kurze Zeit erhalten und muss durch aufwendige Mechanismen ständig aufgefrischt werden - zu Lasten der Performance.
Ist höchste Geschwindigkeit gefragt, kommt mit dem statischen RAM ein anderer Speichertyp zum Einsatz. Mit SRAM werden hauptsächlich die schnellen L1- und L2-Caches von Prozessoren aufgebaut. Dieser Speichertyp hält die abgespeicherte Information ohne sie ständig aufzufrischen. Die einfachere und damit schnellere Ablaufsteuerung bringt aber den Nachteil von komplexeren und damit teureren Speicherzellen mit sich. Ist höchste Packungsdichte gefragt, führt nach wie vor nichts an den dynamischen Speichern vorbei.
Eines ist aber beiden Speichertypen gemeinsam: Wird die Spannungsversorgung abgeklemmt, ist die gespeicherte Information unweigerlich verloren.
1-Bit-Speicherzelle
Die einzelne Speicherzelle ist sehr einfach aufgebaut. Der Zustand einer Zelle und damit die enthaltene digitale Information ist durch Ladungsspeicherung in einem Kondensator festgehalten. Die Ansteuerung der Zelle übernimmt ein Schalter in Form eines Transistors. Er kann die Ladung im Kondensator isolieren, oder zum Ein- und Auslesen eines Datums durchschalten.
Bild 1 zeigt das Schaltbild der Einheitsspeicherzelle. Das Gate des Transistors ist mit einer Wortleitung verbunden. Liegt der Pegel dieser Signalleitung auf low, dann befindet sich der Transistor im hochohmigen Zustand. Die Ladung des Kondensators ist isoliert und bleibt gespeichert. Zum Schreiben oder Lesen der Speicherzelle wird der Signalpegel der Wortleitung auf high angehoben. Der Transistor ist jetzt leitfähig und verbindet den Kondensator mit der Bit-Leitung. Beim Schreiben gleicht sich die Ladung des Kondensators entsprechend dem Pegel der Bitleitung an, auf der die zu schreibende Information liegt (0 oder 1).
Umgekehrt ist es beim Lesen: Vereinfacht gesagt wird die Bitleitung auf den Pegel des Kondensators gehoben. Da die Ladungen der Speicherkondensatoren aber sehr gering sind, bedarf es noch einiger zusätzlicher elektrischer Maßnahmen, um definierte Signale zu bekommen. Den genauen elektrischen Ablauf beim Lesen/Schreiben von DRAM lesen Sie in den Abschnitten Elektrischer Ablauf beim Lesezugriff und Elektrischer Ablauf beim Schreibzugriff.
Speichermatrix
Die Einheitsspeicherzellen - bestehend aus Transistor und Kondensator - sind in den DRAM-ICs in einer Matrix aus Zeilen und Spalten angeordnet. In dieser Matrix lässt sich jede einzelne Zelle über die Zeilen- und Spaltennummer eindeutig adressieren. Zieht man ein 16-MBit-DRAM zur Betrachtung heran, so besteht es aus rund 16,8 Millionen Zellen. In einer Matrix angeordnet, ergeben sich 4096 Zeilen und 4096 Spalten.
Im Fachjargon wird die Zeile oft als Page bezeichnet. Die Anzahl der Spalten gibt die Page Size an.
Die Adressierung des Speichers erfolgt in zwei Schritten. So werden die Adressen für Zeile und Spalte an den DRAM-Chip zeitlich nacheinander übergeben. Dieses Adress-Multiplexing genannte Verfahren hat einen einfachen Grund: Im obigen Beispiel des 16-MBit-DRAMs mit 4096 Zeilen ist eine 12-Bit-breite Adresse zur eindeutigen Zeilenansteuerung erforderlich (2^12 = 4096). Gleiches gilt für die 4096 Spalten. Insgesamt wären demnach 24 Adresspins erforderlich, wenn die Zeilen- und Spaltenadresse zur gleichen Zeit anliegen soll. Durch das Multiplexing halbiert sich die Anzahl der Adresspins - im Zuge der Miniaturisierung nicht wegzudenken.
Die Steuerung des Multiplexing von Zeilen- und Spaltenadresse übernehmen die beiden Steuersignale /RAS und /CAS. Sie zeigen dem DRAM-Chip an, ob das von der Speichersteuerung (Chipsatz auf dem Mainboard) angelegte Adress-Signal zur Zeilen- oder Spaltenansteuerung bestimmt ist. Ist das für die Zeilenadressierung verantwortliche Steuersignal /RAS aktiv, so wird die anliegende Adresse in den Adresspuffer des DRAMs eingelesen und an den internen Zeilendecoder weitergeleitet und dekodiert. Nach einer definierten Verzögerung stellt der Mainboard-Chipsatz die Spaltenadresse an den Adresseingang des Speichers. Durch das jetzt aktive /CAS-Signal erkennt das DRAM, dass es sich nun um eine Spaltenadresse handelt. Der Adresspuffer liest die Adresse ein und leitet sie diesmal an den Spaltendecoder weiter.
Die jetzt eindeutig definierte Speicherzelle kann ihr Datum über die Bitleitung an den Leseverstärker übergeben. Nach der Verstärkung der ausgelesenen Information liegt diese über einen Ausgangspuffer am DQ-Pin des DRAMs bereit.
Beim Beschreiben der Speicherzelle aktiviert die Speichersteuerung noch das Schreibsignal WE. Das DRAM liest die am DQ-Pin anliegenden Daten in den Dateneingangspuffer ein. Der Leseverstärker arbeitet das Datum auf und führt es der adressierten Speicherzelle zu.
Interne Organisation
Die Speichermatrix des DRAMs kann sich intern je nach IC-Typ aus mehreren parallelen Speicherfeldern zusammensetzen. Die Aufteilung ist der Organisation des DRAMs zu entnehmen. Beispiel: Ein 16-MBit-DRAM gibt es wahlweise mit einer Organisation von 4Mx4, 2Mx8 oder 1Mx16. Die Gesamtkapazität des ICs ist dabei immer 16 MBit. Die erste Zahl in der Organisationsangabe gibt die Größe eines einzelnen Speicherfeldes in MBit an. Die zweite Zahl steht für die Anzahl der parallelen Speicherfelder. Ist ein 16-MBit-DRAM-Baustein mit der Organisation von 2Mx8 angegeben, so besitzt er intern acht parallele Speichermatrizen mit jeweils 2 MBit Größe. Die Angabe für die Anzahl der Speicherfelder entspricht gleichzeitig der Datenwortbreite des ICs - pro Speicherfeld ist ein Datenpin vorhanden. Im angeführten Beispiel besitzt das DRAM acht Datenpins.
Bei den einzelnen Speichermatrizen kann die Aufteilung der Zeilen und Spalten symmetrisch oder asymmetrisch sein. Das Verhältnis von Zeilen zu Spalten ist über den Parameter Refresh Cycle definiert. In den Datenblättern der DRAMs ist diese Angabe mit Ref. abgekürzt und mit Werten von 1K, 2K, 4K oder 8K angegeben. Er bezeichnet die Anzahl der Zeilen, die regelmäßig aufzufrischen sind.
In dem Beispiel des 16-MBit-DRAMs mit der Organisation von 2Mx8 ist der Parameter Refresh Cycle mit dem Wert 4K beziffert. Die Größe der einzelnen Matrix beträgt 2 MBit. Bei einer Zeilenanzahl von 4K = 4096 muss die Spaltenanzahl 512 sein, um auf die insgesamt 2048 Speicherzellen zu kommen. Für die Adressierung der 4096 Zeilen ist somit eine Adressbreite von 12 Bit notwendig: 212 = 4096. Zur Spaltenadressierung reicht eine Adressbreite von 9 Bit aus: 29 = 512. Das Verhältnis der Adressbreiten gibt das Mapping des DRAMs an. Im Beispiel besitzt das IC ein Mapping von 12/9. Diese Angabe kann wichtig sein, weil nicht jeder Chipsatz jedes Speicher-Mapping unterstützt. Typische Mappings sind 11/10, 11/11, 12/8, 12/10, 12/12 und 14/8.
Bild 4 zeigt die Signalbelegung eines typischen 16-MBit-DRAMs mit einer 2Mx8 Organisation: Neben den zwölf Adressleitungen besitzt der Baustein noch acht Datenpins für die einzelnen Speicherfelder.
Elektrischer Ablauf beim Lesezugriff - Teil I
Das zuverlässige Auslesen der Speicherzellen ist durch die extrem kleinen Kondensatorkapazitäten von einigen pF nur durch zusätzliche elektrische Maßnahmen Gewähr leistet. Wie bereits im Abschnitt 1-Bit-Speicherzelle erwähnt, ist das Gate des Transistors mit der Wortleitung zur Aktivierung der Zelle verbunden. Über den durchgeschalteten Transistor liest die Bitleitung den Inhalt des Kondensators aus. In der Praxis befindet sich pro Spalte nicht eine Bitleitung, sondern ein Bitleitungspaar BL/BL. Die Speicherzellen sind jeweils abwechselnd mit einer der beiden Leitungen verbunden.
Vor dem Beginn des Schreib-/Lesevorgangs mit der Aktivierung der Wortleitung werden alle Bitleitungspaare auf die halbe Versorgungsspannung vorgeladen. Diesen Vorgang übernimmt der Vorladeschaltkreis. Ein internes Steuersignal schließt die Bitleitungspaare kurz und lädt sie so exakt auf den gleichen Spannungspegel VCC/2. Nach einer definierten Zeitspanne deaktiviert die interne DRAM-Steuerung den Vorladeschaltkreis. Die für diesen Ladevorgang benötigte Zeit hat die Bezeichnung RAS-Precharge-Time. Erst nach dieser Zeit kann der eigentliche Zugriff beginnen. Beim Anlegen der Zeilenadresse erfolgt die Aktivierung der entsprechenden Wortleitung. Das es sich dabei um eine Zeilenadresse handelt, wird dem DRAM durch das /RAS-Signal mitgeteilt. Die Transistoren der Speicherzellen dieser Zeile schalten durch und deren Kondensatorladungen fließen auf die mit VCC/2 vorgeladenen Bitleitungspaare. Bei einem geladenen Kondensator (logische 1 abgespeichert) wird das Potenzial der Bitleitung leicht angehoben. Ein leerer Kondensator (logische 0 abgespeichert) zieht durch den Ladevorgang das Potenzial der Bitleitung leicht herab. Die zweite Leitung des Bitleitungspaares behält sein vorgeladenes Potenzial VCC/2 bei.
Ein von der DRAM-Steuerung aktivierter Lesevertärkerschaltkreis verstärkt nun die Potenzialdifferenz eines Bitleitungspaares. Bei erhöhtem Potenzial der Bitleitung hebt er diese auf die Versorgungsspannung VCC an, bei erniedrigtem Potenzial zieht er sie auf Masse. Die zweite Leitung des Bitleitungspaares wird auf das entgegengesetzte Potenzial gezwungen. Fortsetzung nächste Seite...
Elektrischer Ablauf beim Lesezugriff - Teil II
Nachdem sämtliche Zellen und damit Bitleitungspaare der angesteuerten Zeile ausgelesen und verstärkt wurden, kommt jetzt erst die Spaltenadresse ins Spiel. Das /CAS-Signal signalisiert dem DRAM eine anliegende Spaltenadresse. Der Spaltendecoder entschlüsselt die Adresse und aktiviert in einem I/O-Block die entsprechende Spalte. Der I/O-Block übernimmt vom Leseverstärker, der vormals die komplette Zeile eingelesen und verstärkt hat, nur das Datum der adressierten Spalte und führt es dem Datenausgangspuffer zu. Die elektrisch erforderliche Zeit zwischen der Zeilen- und Spaltenadressierung heißt RAS-CAS-Delay und ist von der Speichersteuerung einzuhalten. Als RAS-Zugriffszeit bezeichnet man die Wartezeit zwischen dem Anlegen der Zeilenadresse (Aktivierung des /RAS-Signals) und dem Bereitstehen der Daten am Ausgangspin - oft nur Zugriffszeit genannt.
Sofort nach Abschluss der Datenausgabe erfolgt eine Deaktivierung des Leseverstärkerschaltkreises, der Zeilen- und Spaltendecoder und damit auch des I/O-Blocks. Die Ladungen der Speicherzellen in der vormals aktivierten Zeile sind wieder isoliert und besitzen ihren ursprünglichen Wert. Jetzt erfolgt die Aktivierung des Vorladeschaltkreises, der die Bitleitungspaare wieder auf VCC/2 vorlädt. Die Zeitspanne nach Abschluss der Datenausgabe bis zum Beginn des nächsten Lesevorgangs ist die bereits erwähnte RAS-Precharge-Time - vorher darf kein /RAS-Signal für die neue Zeilenadresse anliegen. Die gesamte Zeit vom Anlegen einer Zeilenadresse bis zur nächsten Zeilenadresse wird als Speicher-Zykluszeit bezeichnet.
Wie die Vorgehensweise beim Lesen einer Speicherzelle ersichtlich macht, entstehen durch das Adress-Multiplexing keine Performance-Einbußen. Es bringt also keinen Vorteil, die komplette Zellenadresse auf einmal einzulesen - außer den Nachteil der doppelten Adresspins.
Elektrischer Ablauf beim Schreibzugriff
Der Schreibvorgang unterscheidet sich nur wenig vom Lesevorgang der Speicherzelle. Wie beim Lesen übergibt die Speichersteuerung bei aktiviertem /RAS-Signal zuerst die Zeilenadresse an das DRAM. Die Adresse wird dekodiert und die entsprechende Wortleitung in der Speichermatrix aktiviert. Die Bitleitungspaare nehmen mit Hilfe des Leseverstärkers wieder das Potenzial der freigeschalteten Speicherzellen an. Gleichzeitig mit dem Anlegen des /RAS-Signals teilt die Speichersteuerung über das WE-Signal mit, dass ein Schreibvorgang erfolgen soll. Der Dateneingangspuffer liest das zu schreibende Datum ein und lädt die beiden I/O-Leitungen entsprechend auf. Nach dem RAS-CAS-Delay übergibt die Speichersteuerung dem DRAM die zugehörige Spaltenadresse der zu beschreibenden Speicherzelle. Nach der Dekodierung im Spaltendecoder schaltet dieser die entsprechenden Zellen des I/O-Blocks frei, die das eingelesene Datum dem Leseverstärker zuführt. Der Leseverstärker verstärkt den Signalpegel des Datums und lädt das Bitleitungspaar auf den zu schreibenden Wert: Ist das zu schreibende Datum eine Null, wird der Pegel der BL-Leitung ebenfalls auf Null gezwungen. Die BL-Leitung entsprechend auf VCC. Umgekehrt ist es, wenn eine Eins zu schreiben ist. Durch die Treiberstärke des Leseverstärkers wird das zu schreibende Signal von dem bestehenden schwächeren Signal der Speicherzelle nicht beeinflusst und überschrieben. Die Signalpegel der restlichen Bitleitungspaare bleiben von dem Schreibvorgang unbeeinflusst und werden wie beim Lesen von den Leseverstärkern verstärkt.
Nach dem Schreibvorgang deaktiviert die interne DRAM-Steuerung wieder den Zeilen- und Spaltendecoder und den Leseverstärkerschaltkreis. Alle Speicherzellen sind somit isoliert und der Vorladeschaltkreis lädt die Bitleitungspaare erneut auf VCC/2 vor. Nach Beendigung des Vorladevorgangs (RAS-Precharge-Time) kann der nächste Lese-/Schreibzugriff erfolgen.
Refresh
Die Vorteile der DRAM-Technologie durch den einfachen Zellenaufbau sind zweifelsohne die hohen realisierbaren Packungsdichten. Nachteil: Die Kondensatoren lassen sich nicht ideal produzieren und verlieren durch Leckströme des Transistors über die Zeit ihre Ladungen. Technologiebedingt muss die Information in den Zellen also regelmäßig aufgefrischt werden. Der Zeitabstand, nach der ein erneuter Refresh des Kondensators erfolgen muss, ist sehr klein und wird Refresh Period genannt. Je nach Typ liegt er im Bereich von wenigen ms bis zu über 100 ms. Der Refresh der Zellen findet immer zeilenweise statt. Beim Refresh eines kompletten DRAMs sind demnach alle Zeilen einmal zu aktualisieren, um dann wieder mit dem nächsten Durchlauf zu beginnen. Die Anzahl der in der Speichermatrix enthaltenen Zeilen lässt sich aus dem Parameter Refresh Cycle entnehmen. Ist im Datenblatt eines DRAMs ein Refresh Cycle von 4K angegeben, so ist die Speichermatrix aus 4096 Zeilen aufgebaut. Die verbreitetsten Refresh Cycles bei DRAM-ICs sind 1K, 2K, 4K und 8K. Ein 16-MBit-DRAM mit einem 2K-Refresh besitzt beispielsweise eine Refresh Period von 32 ms. Innerhalb dieser Zeit müssen alle Zeilen des Speicher-Arrays einmal durchlaufen sein. Die Ausführung mit einem 4K-Refresh benötigt durch die doppelte Zeilenanzahl für den kompletten Refresh 64 ms.
Ein Hauptunterscheidungsmerkmal der beiden 16-MBit-Chips liegt durch die verschiedene Zeilen/Spalten-Organisation in der Leistungsaufnahme. Dabei benötigt die 2K-Version mehr Leistung als die 4K-Version, obwohl sie weniger Zeilen auffrischen muss. Hintergrund: Die Leistungsaufnahme der Schaltung für die Zeilenadressierung ist kleiner als von der Schaltung zur Spaltenadressierung. Während die Zeilenadressierung, vereinfacht gesagt, nur die Transistoren einer Zeile ansteuert, werden pro Spalte durch den Verstärkerschaltkreis zusätzlich die Kondensatorladungen ausgelesen und verstärkt. Ein 16-MBit-DRAM mit einer 4Mx4 Organisation muss in der 4K-Version 1000, in der 2K-Version 2000 Spalten pro Zeile auffrischen. Ein Refresh, der weniger Spalten pro Zeile ansteuert, erfordert weniger Strom. So verbraucht die 2K-Version zirka 20 Prozent mehr Leistung als die 4K-Version.
Die Ablaufsteuerung für das Auffrischen des DRAMs übernimmt ein Refresh Controller. Diese Schaltung steuert Zeile für Zeile nach einem definierten Zeitintervall an und initiiert einen Refresh. Der Refresh-Controller kann sich extern auf dem Mainboard befinden (Chipsatz) oder ist als interner Schaltkreis im DRAM implementiert. Der Refresh-Vorgang kann nach verschiedenen Optimierungsverfahren ablaufen. Im Wesentlichen gibt es drei Refresh-Arten, die sich in ihrer Ablaufsteuerung voneinander unterscheiden: RAS only Refresh, CAS before RAS Refresh und Hidden Refresh.
RAS only Refresh
Eine vom Ablauf her sehr einfache Refresh-Art ist der RAS only Refresh, der mit einem Blindlesezyklus zu vergleichen ist. Bei aktiviertem /RAS-Signal weist der Refresh-Controller dem DRAM eine Refresh-Adresse (Zeilenadresse) zu. Die Ladungen der Zellen in dieser Zeile fließen auf die Bitleitungspaare und werden vom Leseverstärkerschaltkreis verstärkt. Dieser Vorgang frischt wie beim normalen Lesen die Zellen auf. Im Gegensatz dazu bleibt aber bei einem Refresh-Zyklus das /CAS-Signal inaktiv. Damit bleiben die Daten der Zeile vom I/O-Block und Datenausgangspuffer isoliert. Nach Beendigung der Auffrischung einer Zeile muss wie bei einem normalen Lesezyklus die RAS-Precharge-Time eingehalten werden - auch bei einem direkt folgenden Refresh-Zugriff. In dieser Zeit findet die Vorladung der Bitleitungen auf die halbe Versorgungsspannung durch den Vorladeschaltkreis statt. In Bild 7 ist der zeitliche Verlauf des RAS only Refresh dargestellt.
Der einzige Unterschied zu einem Lesezyklus ist beim RAS only Refresh das Weglassen der Spaltenadresse. Der Refresh-Controller inkrementiert nach jedem Refresh-Zugriff mit einem Counter die Zeilenadresse fortlaufend, bis alle Zeilen durchlaufen sind, um dann wieder von Neuem zu beginnen. An Performance kostet diese Refresh-Art bei N Zeilen eine Zahl von N ganzen Lesezyklen.
CAS before RAS Refresh
Eine besonders schnelle Refresh-Art ist der CAS before RAS Refresh. Bei dieser Zellenauffrischung muss das DRAM eine interne Refresh-Logik mit einem Adresszähler besitzen, der die Zeilenadresse selbst anlegen kann. Der Chipsatz gibt nur noch den Anstoß zum Refresh, braucht aber keine Refresh-Adresse mehr zu generieren.
Bei einem normalen Lese-/Schreibzugriff liegt immer erst das /RAS-Signal an und nach dem RAS-CAS-Delay wird das /CAS-Signal aktiviert. Dabei ist das /RAS-Signal noch aktiv, wenn das /CAS-Signal kommt. Solange diese zeitliche Abfolge der beiden Signale gegeben ist, löst die interne DRAM-Logik keinen automatischen Refresh aus. Der Refresh wird erst durchgeführt, wenn ein /CAS-Impuls kommt, bevor das /RAS-Signal aktiv ist. Die Speichersteuerung braucht also für einen Refresh-Zyklus nur noch kurz das /CAS-Signal zu aktivieren und steht sofort wieder für andere Aufgaben zur Verfügung. Die interne Refresh-Logik des DRAMs generiert jetzt über den inkrementellen Adresszähler eine Zeilenadresse und führt die Zellenauffrischung wie beim RAS only Refresh zu Ende. Im Bild 8 ist das Timing-Diagramm eines CAS before RAS Refresh dargestellt.
Hidden Refresh
Dieses Timing-sensitive Refresh-Verfahren benötigt ebenfalls einen internen Zeilen-Adresszähler im DRAM. Beim Hidden Refresh wird direkt nach einem Speicherzugriff ein Refresh-Zyklus angehängt. Dabei bleibt nach dem Zugriff das /CAS-Signal aktiv, während die Zeilenadresse noch zwischengespeichert anliegt. Die Daten am Ausgang bleiben auch beim nun folgenden Refresh weiterhin gültig. Ausgelöst wird der Hidden Refresh, wenn bei aktiven /CAS-Signal noch mal ein /RAS-Impuls kommt. Der interne Adresszähler des DRAMs legt nun die Refresh-Adresse an und führt die Zeilenauffrischung durch. Die zwischengespeicherte Zeilenadresse wird also versteckt. Der Hidden Refresh funktioniert nur, wenn der Buszyklus des Prozessors ausreichend lang ist. Damit ist sichergestellt, dass die Auffrischung zu Ende ist, bevor mit dem nächsten Buszyklus ein neuer Speicherzugriff erfolgen kann.
Den zeitlichen Verlauf der Signale beim Hidden Refresh sehen Sie im Timing-Diagramm in Bild 9. Bei den modernen Prozessoren mit ihren hohen Bustaktfrequenzen ist der Einsatz dieser Refresh-Methode sehr eingeschränkt und kommt kaum noch zum Einsatz.
Realisierung in Silizium
Integrierte Schaltungen auf Silizium-Basis sind im Wesentlichen nach dem gleichen Prinzip gefertigt. Die Schaltkreise und Komponenten bestehen aus Schichten mit unterschiedlichem Material. Diese Schichten sind auf einem Substrat mit verschiedenen Herstellungsverfahren und -schritten aufgebracht. Über Masken werden die Strukturen mit Hilfe von Lithografie- und Ätztechniken auf dem Siliziumsubstrat realisiert.
In Bild 10 sehen Sie einen Querschnitt durch die Schichtenstruktur einer einfach aufgebauten DRAM-Speicherzelle. Diese Struktur entspricht der Schaltung aus Bild 1. Als Grundlage für die Speicherzelle wird ein Substrat mit p-Dotierung verwendet. Dieses Substrat isoliert die beiden Source- und Drain-Bereiche mit ihrer n-Dotierung elektrisch voneinander, die zusammen mit dem Gate den Transistor darstellen. Das Gate ist durch eine Isolationsschicht vom Substrat elektrisch getrennt und bildet den Anschluss für die Wortleitung. Mit ihm wird die Leitfähigkeit des Kanals zwischen Source und Drain gesteuert. Der Kondensator ist sehr einfach realisiert: Eine Elektrode ist mit Masse verbunden. Als Gegenpart dient der n-dotierte Source-Bereich, der die Ladungsträger speichert. Getrennt sind die beiden Bereiche, wie bei einem herkömmlichen Kondensator, durch eine dielektrische Isolierschicht. Durch die beiden Feldoxidschichten an den Außenbereichen ist die Speicherzelle abgegrenzt und von benachbarten Zellen elektrisch getrennt.
Solange keine Spannung am Gate anliegt, ist der Kondensator von der Bitleitung abgeschnitten und die Information bleibt gespeichert. Um den Kondensator auszulesen oder zu beschreiben, muss am Gate eine positive Spannung über die Wortleitung anliegen. Das elektrische Feld am Gate drängt die positiven Ladungsträger des p-Substrats aus dem Kanal zwischen Source und Drain. Der Bereich unter dem Gate mutiert somit zu einem n-leitenden Substrat und stellt die Leitfähigkeit zwischen Source und Drain her. Die Ladungen des Kondensators können nun zur Bitleitung hin abfließen. Auf diese Weise lässt sich die Speicherzelle auslesen oder neu beschreiben.
Zur Orientierung der Größenordnungen: Die Fläche einer einzelnen Speicherzelle liegt im Mikrometer-Bereich. Bei einer Die-Fläche von typischen 4 Quadratmillimeter lassen sich derzeit über 256 Millionen Zellen realisieren. Das entspricht einer Speicherkapazität von 256 MBit. (cvi)