Die Taktfrequenz ist und bleibt ein wichtiges Marketing-Instrument, auch wenn Architekturmaßnahmen eine viel wesentlichere Auswirkung auf die Leistungsfähigkeit des Gesamtrechners haben. Um immer höhere Frequenzen zu erreichen, gehen seit etwa zwei Jahren die Hersteller zu Silicon-on-Insulator (SOI) über. SOI nutzt eine vergrabene Oxid-Schicht für die vollständige dielektrische Isolation jedes einzelnen Bauelements einer integrierten Schaltung. Diese siliziumbasierte Technologie steht seit fast drei Jahrzehnten in den Startlöchern. Jetzt endlich kommt sie bei zahlreichen Herstellern zum Einsatz.
Die Ankündigung von AMD, ab der zweiten Jahreshälfte 2002 die 64-Bit-Hammer-Prozessoren mit einer SOI-Technologie in Serie zu fertigen, stellt ein wichtiges Signal für die Prozesstechnologien dar. Auch Intel hat Ende November 2001 letztendlich signalisiert, dass mittelfristig kein Weg an SOI vorbei führe. Andere Hersteller wie IBM, HP und Motorola setzen bereits seit einiger Zeit statt auf herkömmliche Bulk-Technologie auf SOI. Ihre leistungsfähigen Prozessoren erreichen so bei unveränderter Architektur bis zu 30 Prozent Mehrleistung.
Mit Hilfe der SOI-Technologie kann die Rechenleistung gesteigert und die Verlustleistungsaufnahme gesenkt werden. Zudem kann diese Technik Effekte überwinden, die die fortschreitende Skalierung und Leistungssteigerung der Bauelemente behindern.
SOI-Materialien
Die herkömmlichen CMOS-Siliziumtechnologien werden auch als Wannentechnologien (bulk technologies) bezeichnet. Beide Transistortypen - NMOS- und PMOS-Transistor - werden in einem niedrig dotierten Gebiet der jeweils komplementären Dotierung aufgebaut.
Bei dem im Bild gezeigten Beispiel wird ein p-Substrat genutzt, in dem unmittelbar der NMOS-Transistor realisiert wird. Für den PMOS-Transistor wird eine zusätzliche n-Wanne implantiert. Die Isolation der beiden Bereiche erfolgt über den in Sperrrichtung geschalteten pn-Diodenübergang zwischen Substrat und Wanne (junction insulation).
Hierfür muss sichergestellt sein, dass das Potenzial der n-Wanne stets unter dem des p-Substrats liegt. Dies wird unter anderem durch die Verbindung der Gebiete mit der jeweiligen Ebene der Versorgungsspannung durch Wannen-, beziehungsweise Substratkontakte erreicht. Moderne Halbleitertechnologien müssen mittlerweile kaskadierte Wannen einsetzen, so dass Prozesse mit zwei oder drei Wannen Verbreitung gefunden haben (twin well / triple well).
Im Gegensatz dazu werden die Bauelemente in SOI -Technologien in einem dünnen Siliziumfilm auf einem vergrabenen Isolator aufgebaut. Dadurch kann eine vollständige dielektrische Isolation (dielectric insulation) jedes einzelnen Bauelements einer integrierten Schaltung erreicht werden. Eine Animation zur Funktionsweise von SOI-Transistoren finden Sie auf den Webseiten von IBM.
Hieraus ergibt sich eine Reihe von Vor- und Nachteilen, die in der Folge diskutiert werden. Zunächst werden aber die Herstellungsverfahren vorgestellt.
SOI-Herstellung mit SIMOX
Die Herstellung des vergrabenen Isolators erfolgt meist in einem getrennten Arbeitsschritt vor dem Beginn der jeweiligen Prozesstechnologie. Für die Herstellung von solchen SOI-Wafern aus herkömmlichen polierten Siliziumwafern stehen verschiedene Verfahren zur Verfügung. Von Bedeutung sind das SIMOX-, das Bonding-Wafer- und das Smart-Cut-Verfahren.
Beim Separation-by-Implantation-of-Oxygen-(SIMOX)-Verfahren werden Sauerstoff-Ionen in einer sehr hohen Dosis tief in einen Siliziumwafer geschossen. Beim anschließenden Erhitzen auf etwa 1350°C bildet sich eine geschlossene Schicht Siliziumdioxid in der Tiefe. Nachteilig beim SIMOX-Verfahren sind die relativ hohen Investitionskosten für die Hochstrom-Implanter und die erforderlichen leistungsfähigen Öfen.
Weitere SOI-Verfahren
Beim Bonding-Wafer-Verfahren werden zwei oberflächenoxidierte Wafer durch einen klebstoff-freien Prozess miteinander verbunden. Dann wird eine Seite bis zur gewünschten Dicke der aktiven Schicht abgeschliffen. Dadurch kostet ein Bonded-SOI-Wafer mindestens doppelt so viel wie ein herkömmlicher polierter Siliziumwafer.
Ein ziemlich neues Verfahren, das Smart-Cut-Verfahren, verwendet ebenfalls zwei oberflächenoxidierte Startwafer. Davon kann jedoch einer nach Auftrennen einer H+-Implantation weiter verwendet werden. Dieses Verfahren erfordert vergleichsweise geringe Investitionen bei relativ geringen variablen Kosten. Deswegen hat es sehr gute Aussichten auf einen kommerziellen Einsatz. Allerdings sind die anderen Verfahren seit vielen Jahren sehr viel gründlicher erforscht.
Vorteile der SOI-Technologie
Der Aufbau von Transistoren in der SOI-Technologie gewährt folgende Vorteile:
Die relative Treiberfähigkeit der Transistoren steigt durch die wesentlich verringerten Source- und Drain-Kapazitäten. Diese beeinflusst in herkömmlichen sperrschichtisolierten Technologien mittlerweile in starkem Maße die Verzögerungszeit eines Gatters.
Ebenfalls kann die parasitäre Kapazität insbesondere zwischen den unteren Verdrahtungsebenen und dem Substrat um bis zu 20 Prozent verringert werden. In diesem Zusammenhang verstärken SOI-Technologien den Zugewinn, der durch den Einsatz von Kupfer-Metallisierung und low-k-Materialien erreicht wird.
Auf Grund eines steileren Ausschaltverhaltens kann die Schwellenspannung der Transistoren geringer gewählt werden. Hierdurch erhöht sich bei sonst unveränderten Parametern unter anderem der Sättigungsstrom und somit die erreichbare synchrone Schaltfrequenz. Alternativ kann bei gleich bleibender Leistungsfähigkeit die Versorgungsspannung reduziert werden, was für den rapide wachsenden Markt der low-power / low-voltage-Anwendungen für batteriebetriebene portable Geräte von großem Interesse ist.
Die Schwellenspannung der Transistoren kann auf Grund der Realisierung der Transistoren in einer eigenen Siliziuminsel sehr viel variabler eingestellt werden. Dies ist eine Technik, die IBM einsetzt, um die Transistoren in den kritischen Pfaden des Designs mit einer geringeren Schwellenspannung einzustellen. Der erhöhte Leckstrom kann dabei toleriert werden, da meist nur eine geringe Anzahl von Transistoren betroffen ist. Für ein ähnliches Verfahren müsste in herkömmlichen Technologien die kostentreibende Anzahl der Wannen weiter erhöht werden.
Weitere Vorteile von SOI
Das Volumen der Sperrschichten an allen pn-Übergängen bestimmt wesentlich das Leckstromverhalten einer CMOS-Schaltung. Da diese Sperrschichten jedoch in sehr viel geringeren Ausmaßen vorliegen, ergeben sich Unterschiede im Bereich von bis zu zwei Größenordnungen zu Gunsten von SOI-Technologien.
Wegen der verringerten Sperrschichtvolumina im Bereich der Source- und Drain-Übergänge verringert sich auch die Empfindlichkeit gegenüber statistisch auftretenden transienten Fehlermechanismen (soft errors), die mittlerweile den Entwurf von dynamischen Speicherbausteinen wesentlich beeinflussen. Deshalb besitzen die SOI-Technologien auch für die DRAM-Hersteller eine strategische Bedeutung.
Zusätzlich können die Auswirkungen der Kurzkanaleffekte auf Grund eines günstigeren Feldlinienverlaufs geringer gehalten werden.
Durch die vollständige dielektrische Isolation der Bauelemente durch den Isolator Siliziumdioxid (SiO2) lassen sich aufwendige Zwischenschritte zur lateralen Isolation, wie sie zum Beispiel mit der shallow trench isolation notwendig werden, umgehen.
Die vollständige Isolation verhindert auch Latch-up-Effekte, die durch die Thyristor-Abfolge von pnpn-dotierten Gebieten zum Verlust der Steuerbarkeit führen können.
Teilweise oder vollständig verarmt?
Ein wichtiger Faktor für eine noch höhere Leistungsfähigkeit ist das Verhältnis der Dicke der Verarmungsschicht zur aktiven Siliziumschicht. Erreicht die Verarmungsschicht den vergrabenen Isolator, spricht man von vollständig verarmten (Fully Depleted - FD) Bauelementen. Ist dies nicht der Fall, dann handelt es sich um teilweise verarmte (Partially Depleted - PD) Bauelemente.
Die Herausforderung bei den teilweise verarmten Bauelementen liegt darin, dass der noch nicht verarmte Bereich auf keinem festen Potential liegt. Man spricht vom Floating Body (FB). Dieser führt im günstigsten Fall zu einer Stufe in der Ausgangskennlinie des MOS-Transistors, da oberhalb einer bestimmten Drain-Source-Spannung Elektronen-Loch-Paare durch Stoßionisation an der Drainkante des Kanals erzeugt werden.
Während die Elektronen über das Drain abfließen, bewegen sich die Löcher zum Ort des niedrigsten Potenzials. Dies ist bei einem NMOS-Transistor der Source-seitige Rand des nicht verarmten Filmgebiets unter dem Gate. Dort können die Löcher die Potenzialbarriere des pn-Übergangs (Film-Source) überwinden und sammeln sich im Filmgebiet, dessen Potenzial sich dadurch erhöht. Damit verringert sich die Verarmungsladung im Kanalgebiet und der Drainstrom steigt an.
Gefahr des Latch-up
Nun ist der Anstieg des Drainstroms für digitale Schaltung zunächst durchaus positiv zu bewerten, da er zu einer erhöhten Treiberfähigkeit des Transistors führt. In einer zweiten Modelldarstellung wird aber die Problematik deutlich. Denn die in das Filmgebiet eintretenden Löcher können auch als Basisstrom für einen parasitären Bipolartransistor (PBT) wirken. Wenn dessen Stromverstärkung größer als Eins ist, dann führt dieser Basisstrom zu einem größeren Emitter-(Source-)Kollektor-(Drain-)Strom, der wiederum einen zusätzlichen Basisstrom zur Folge hat.
Diese positive Rückkopplung kann zu einem "Single Transistor Latch-up" führen. In diesem Zustand ist der Transistor dauerhaft leitend. Er kann nicht mehr über das Gate gesteuert werden und kehrt erst nach Abschalten der Versorgungsspannung in den ausgeschalteten Zustand zurück.
Beim Entwurf der MOS-Transistoren geht es darum, die positiven Eigenschaften der höheren Treiberfähigkeit zu nutzen, ohne in die Gefahr des Durchschaltens zu geraten. Hier existieren mehrere Ansätze: Die Verwendung von zwei in Serie-geschalteten Gates, der Kopplung des Filmpotenzials mit einem anderen Potenzial oder - und dass dies möglich ist, zeigen die Entwicklungen von AMD und Motorola - durch entsprechende Dimensionierung der Transistorparameter.
Vollständig verarmte Bauelemente weisen dieses Verhalten nicht auf. Da der Film über die gesamte Dicke verarmt und damit n-leitend ist, entsteht auch kein parasitärer Bipolartransistor. Problematisch erscheint bei der Herstellung aber, dass bei den gegenwärtig erreichten Dotierungsverhältnissen die Filmdicke bei etwa 3 nm liegen müsste. Dies erscheint sowohl aus Gründen der Stromdichte als auch der Dickenkonformität über den gesamten Wafer nicht realistisch.
Aufwand und Kosten
Wesentliche technologische Einschränkungen der SOI-Technologien sind mittlerweile behoben. Viele Fragen zur Ausbeute und Zuverlässigkeit sind hinreichend beantwortet. Hier sind unter anderem die Qualität des vergrabenen Isolators sowie die Dickenvariation der aktiven Siliziumschicht kritische Größen. Auch die Potenzialsteuerung des floatenden Kanalgebiets wird inzwischen ebenso wie die Vermeidung von Leckströmen an den Seitenwänden der Transistoren beherrscht.
Den kritischen Punkt stellen aber weiterhin die Kosten für die SOI-Technologie dar. Dabei ist vor allem der Preis des Startwafers signifikant, der bei hohen Stückzahlen deutlich sinken dürfte. Außerdem können während der Produktion einige Maskenschritte, die bei den wannenbasierten Technologien benötigt werden, eingespart werden. Bei den einzusparenden Produktionsschritten ist insbesondere an die Wannenimplantierungen, aber auch an die aufwendigen Source- und Drain-Implantationen zu denken, die zur Vermeidung der Kurzkanaleffekte eingesetzt werden müssen.
Mittelfristig ist daher keine wesentliche Verteuerung der Produktion durch SOI zu erwarten. Kurzfristig konzentrieren sich die Hersteller jedoch auf solche Produkte, bei denen die Kunden bereit sind, die technologischen Vorteile auch entsprechend zu vergüten.
SOI-Produktbeispiele - Die Befürworter
Seit dem vergangenen Jahr wurde eine große Anzahl von Prozessoren unter Nutzung von SOI-Technologien angekündigt oder vorgestellt.
IBM kann im Bereich von Silicon-on-Insulator für High-Performance- und Mainstream-Produkte als Technologieführer gelten. Bereits auf der ISSCC 2000 hat IBM einen PowerPC-Chip präsentiert, der gegenüber einer direkt vergleichbaren herkömmlichen Technologie eine 20 bis 30 Prozent höhere Leistungsfähigkeit erreicht. Der neue AS/400e Server enthält bereits einen PowerPC-basierten SOI-Prozessor.
Zusätzlich zu den anderen Prozessorfamilien bereitet IBM die Portierung des proprietären G5 S390-Mikroprozessors und des zukünftigen Power4-Prozessors auf eine SOI-Technologie vor. Darüber hinaus sollen auch die Netzwerkprozessoren in SOI-Technologien implementiert werden.
Für die neueste Generation der Alpha-Chips für Compaq verwendet Samsung Electronics eine SOI-Technologie. Die bisher erreichten Taktfrequenzen liegen bei 600 MHz. Die Gigahertz-Grenze sollen einige Derivate noch in diesem Jahr nehmen. IBM will seine Lizenz für die Alpha-Produktion ab der nächsten 0,13-µm-Generation ebenfalls auf Basis einer SOI-Technologie realisieren. Samsung experimentiert mit SOI auch für DRAM-Bausteine
Seitdem CEO W.L.Sanders AMD's SOI-Pläne auf der Hauptversammlung im April 2001 erstmals der Öffentlichkeit vorgestellt hat, verspricht man sich im AMD-Lager einen weiteren strategischen Technologievorteil gegenüber dem Erzkonkurrenten.
.
Weitere Befürworter - und Verweigerer
HP setzt in seinem PA-RISC-8700-Prozessor einen 0,18-µm-SOI-Prozessor mit Kupfermetallisierung ein. Damit erreicht die CPU, die ausschließlich in HP-Rechnern Dienst tut, Taktfrequenzen von bis zu 750 MHz. Für die Zukunft ist die Kombination von zwei 8700-Prozessoren und einem gemeinsamen L1-Cache im Mako-Prozessor geplant. Die Produktion soll auf einer 0,13-µm-SOI-Prozesstechnologie erfolgen. HP lässt die SOI-Produkte bei IBM fertigen.
Auch Motorola will SOI einsetzen. Hierfür sind zwei Gründe auszumachen: Zum einen wurde von Problemen bei der Produktion des G4-Prozessors jenseits der 500 MHz berichtet. Zum zweiten pflegt Motorola eine Technologie-Partnerschaft mit AMD. Im Rahmen des so genannten Apollo-Programms soll der G4 sowohl die SOI-Technologie als auch eine Kupfermetallisierung erhalten. Die Ankündigungen wurden bereits auf dem Microprocessor Forum 2000 veröffentlicht.
Sicherlich stellen die leistungsstarken Rechenboliden die prestigeträchtigsten Produkte dar. Darüber hinaus bestehen aber diverse Einsatzmöglichkeiten von SOI-Technologien in Anwendungsbereichen, die eher in Nischenmärkten liegen. So existieren bereits zahlreiche Prototypen und Produkte aus der Leistungselektronik, der Hochtemperaturelektronik und im Bereich der strahlungsunempfindlichen (rad hard) Schaltungen.
Die Verweigerer
Neben den starken Promotoren der SOI-Technologie werden wichtige Halbleiterhersteller die SOI-Technologien nicht einsetzen. TI etwa hat in den vergangenen Jahren ein SOI-Modul entwickelt, das für die Foundry-Fertigung von Sun's Sparc-Prozessoren eingesetzt werden sollte. Im Juli 2001 fiel jedoch die Entscheidung, den Umstieg nicht zu vollziehen. Man kam zu der Einschätzung, dass die Vorteile bei den kleinen Strukturgrößen den erhöhten Aufwand nicht rechtfertigen.
Die Pläne bei AMD
AMD hat in der Technologiepartnerschaft mit Motorola einen SOI-Prozess für die 0,13-µm-Generation entwickelt, der teilweise verarmte Bauelemente einsetzt. Darüber hinaus hat AMD auch SOI-spezifische Designbibliotheken von IBM lizenziert . Auf der SOI-Conference im Oktober 2001 wurden in Durango/Colorado detaillierte Messergebnisse vorgestellt. Dabei erreichen Ring-Oszillatoren in der SOI-Technologie eine um 28,6 Prozent geringere Durchlaufzeit gegenüber Ring-Oszillatoren in vergleichbaren Bulk-Technologien. Etwa ein Viertel der Geschwindigkeitssteigerung geht auf die verringerten Kapazitäten zurück, etwa ein Fünftel auf die Nutzung des so genannten Kink-Effekts, und etwa 40 Prozent auf zusätzliche Effekte der dynamischen Veränderung der Schwellenspannung.
AMD's Technologieplanung für das Jahr 2002 setzt sich nunmehr aus zwei Bestandteilen zusammen. Zunächst sollen die bestehenden Prozessor-Cores Palomino und Morgan, die gegenwärtig in einer 0,18-µm-Bulk-Technologie gefertigt werden, auf Strukturgrößen von 0,13 µm geshrinkt werden. Hierdurch erhofft man sich im Wesentlichen weitere Kostenvorteile im Wettbewerb mit Intel. Schon in der 0,18-µm-Technologie benötigte der Athlon-Core nur etwa 60 Prozent der Fläche von Intels P4.
Für den Einstieg in die 64-Bit-Hammerwelt ab der zweiten Jahreshälfte 2002 ist dann der Einsatz der SOI-Technologien geplant, wobei Strukturgrößen von 0,13 µm verwendet werden sollen. Die Massenproduktion soll in AMD's Fab 30 in Dresden erfolgen, die bereits jetzt aktiv an der Prozessentwicklung beteiligt ist.
Die Pläne bei Intel
Der Klassenprimus Intel hat lange Zeit nur auf die Optimierung herkömmlicher Siliziumtechnologien gesetzt. Bei SOI hat er sich ebenso abwartend wie bei der Einführung der Kupfermetallisierung verhalten. Im Rahmen des TeraHertz-Transistors soll nun auch die SOI-Technologie zum Einsatz kommen.
Die frühere Ablehnung begründete Intel zum einen mit dem hohen Risiko bei der Einführung neuer Prozesstechnologien in die Massenfertigung. Zum anderen glaubt man, dass die Geschwindigkeitsvorteile gegenüber herkömmlichen Bulk-Technologien bei kleineren Strukturgrößen abnehmen werden. Sie sollen in der (übernächsten) 100-nm-Generation nur noch drei Prozent betragen .
Die neue Ausrichtung auf SOI soll vor allem die Verlustleistungsaufnahme zukünftiger Prozessorgenerationen limitieren. Als Obergrenze strebt Intel dabei 100 W an.
Zum Einsatz kommen soll eine Kombination von dielektrisch isoliertem Transistor auf einer dünnen vollständig verarmten Siliziumschicht. Um aber dennoch die Zuleitungswiderstände durch Source und Drain akzeptabel zu halten, werden diese Gebiete zusätzlich epitaktisch aufgewachsen.
Ramp-up bei den Wafer-Herstellern
Für einen Einstieg in den Massenmarkt muss neben den Produktionskapazitäten auch die Verfügbarkeit der Wafer gesichert sein. Allenthalben stellt man fest, dass sich die Wafer-Hersteller auf die massive Nachfrage vorbereiten. Insbesondere spielen die Wafer-Hersteller eine Rolle, die sich seit Jahren mit der Kleinserienproduktion von SOI-Wafern beschäftigen.
Die Vorbereitung macht sich in zwei Bereichen bemerkbar: Zum einen werden strategische Allianzen geschmiedet, wie zwischen der in Grenoble ansässigen Soitec und dem japanischen Shin-Etsu-Konzern (SEH) oder zwischen der US-amerikanischen IBIS und MEMC. Darüber hinaus werden Fabrikationsstätten für einen zügigen Ramp-up vorbereitet, so etwa bei Mitsubishi in Chiba (Japan).
Auch investieren Firmen in die Ausstattung für die Massenproduktion von SOI-Wafern. So hat beispielsweise Hitachi im Oktober den ersten SIMOX-Implanter vorgestellt, der auch Wafer mit einem Durchmesser von 300 mm bearbeiten kann. Auch Canon's Eltran Business Center bereitet sich auf den neuen Markt vor. Unter Nutzung der Bonded-Wafer-Technologie wird eine Massenfertigung von 200-mm-Wafern vorbereitet und die Produktion von 300-mm-Wafern entwickelt.
Ausblick
Die SOI-Technologien stellen einen Schritt zur weiteren Leistungssteigerung von integrierten Schaltungen dar. SOI kann mit anderen Maßnahmen, wie der Verwendung von Kupfer als Metallisierungsmaterial oder Zwischenoxiden mit verringerten Dielektrizitätszahlen kombiniert werden, ohne dass sich die jeweiligen Effekte abschwächen. Durch die eindeutigen technischen Vorteile scheint SOI nunmehr endgültig den Einstieg in die Serienproduktion geschafft zu haben.
Damit könnte auch das lang andauernde Henne-Ei-Problem der hohen Kosten bei geringen Stückzahlen gelöst sein. Während gegenwärtig die Preise für SIMOX-Wafer noch vier bis sechs Mal teurer sind als vergleichbare Bulk-Wafer, soll der Preisaufschlag auf weniger als den Faktor drei sinken.
Dennoch - und das zeigen auch die Pläne von AMD - scheinen SOI-Technologien mittelfristig nur bei den High-End-Prozessoren kommerziell sinnvoll zu sein. Darüber hinaus könnte sich SOI jedoch auch zunehmend in anderen Produktbereichen durchsetzen, so etwa um Flächen- und Zuverlässigkeitsvorteile bei der Speicherproduktion zu erreichen. (ala)
Literatur
Sikora, A., Moderne Halbleitertechnologien
Pelella, M.M. et.al. "Advantages and Challenges of High Performance CMOS on SOI", IEEE International SOI Conference, Durango, Colorado, Oktober 2001
Colinge, J.P., Silicon-on-Insulator-Technology: Materials to VLSI, Kluwer Academic Publisher, 1991.
Sikora, A., Anwendung der Szenariotechnik zur Analyse der Marktpotenzials mikroelektronischer Systeme in Silicon-on-Insulator-Technologien, RWTH Aachen, 1995.
Sikora, A., Untersuchung der Auswirkung von SOI-Technologien auf die Eigenschaften digitaler Schaltungen, Universität Duisburg, 1997.