Die Entwicklungen der Mikroelektronik revolutionieren nicht nur das Arbeitsleben, sondern auch in einem erheblichen Maße die Arten der menschlichen Kommunikation und des privaten Handel(n)s. Viele Ideen und Vorstellungen, die auf Grund der unzureichenden mechanischen oder elektrischen Realisierung über viele Jahrzehnte und Jahrhunderte im Bereich der Fiktion oder der gescheiterten Forscherversuche angesiedelt werden mussten, können mit den in gegenwärtig oder in absehbarer Zukunft zur Verfügung stehenden Technologien Wirklichkeit werden.
Hierzu hat die Halbleiterindustrie sowohl in technischer als auch in wirtschaftlicher Hinsicht eine bemerkenswerte Entwicklung durchlaufen. Diese reicht von der Herstellung des ersten Germanium-Bipolartransistors im Jahre 1947 durch Bardeen, Shockley und Brattain von den Bell Laboratories, über die erste Integrierte Schaltung von Jack Kilby (Texas Instruments) aus dem Jahr 1959 mit einem Transistor, drei Widerständen und einem Kondensator auf einem Stück Germanium bis zur monolithischen Integration von über bis zu 100 Millionen Feldeffekttransistoren, wie sie heute Stand der Siliziumtechnik ist. Einen Ausschnitt aus der Entwicklung gibt Intel mit seiner IA-32-Prozessorfamilie, die heute den PC-Markt in weiten Teilen beherrscht.
Dabei steigt die Anzahl der integrierten Bauelemente in einem exponenziellen Maßstab, wie Gordon Moore 1965, seinerzeit CEO von Intel, in seiner berühmten empirischen Beobachtung feststellte. Das Gesetz, das nun schon mehr als 30 Jahre Gültigkeit besitzt, besagt, dass sich die Komplexität Integrierter Schaltungen alle 18 Monate verdoppelt. Dieser rasante Fortschritt wird ermöglicht durch die Skalierung der Bauelemente und Verbindungsleitungen. Dazu vermittelt dieser Beitrag zunächst einige allgemeine Grundlagen, bevor er auf aktuelle Entwicklungen eingeht.
Skalierung der Bauelemente
In der zeitgemäßen Mikroelektronik herrscht die so genannte planare Halbleitertechnologie vor, bei der die Bauelemente und ihre Verbindungen auf der Oberfläche eines Siliziumkristalls realisiert werden.
Die so genannte Skalierungstheorie beschreibt die Miniaturisierung der Bauelemente, die 1974 in einer idealen Fassung von Dennard vorgeschlagen wurde. Die Bauelementeparameter werden mit einem Faktor K>1 so skaliert, dass die elektrische Feldstärke konstant bleibt. In der Folge ergibt sich eine Kombination aus interessanten Aspekten:
Die Verzögerungszeit der Bauelemente verringert sich um den Faktor 1/K.
Die benötigte Fläche reduziert sich quadratisch mit dem Faktor 1/K².
Die Verlustleistung beim Schaltvorgang verringert sich ebenfalls mit dem Faktor 1/K².
Als typischer Wert von einer Halbleitergeneration zur Nächsten gilt K=1,4.
Konsequenzen der Miniatuarisierung
In der Vergangenheit wurden zahlreiche Varianten dieser Skalierungstheorie entwickelt und in die Praxis umgesetzt. So führt die allgemeine Skalierungstheorie die Versorgungsspannung und einige Parameter in einem geringeren Maße als die Bauelemente-Dimensionierungen nach. Lange Zeit wurde insbesondere die Versorgungsspannung aus Gründen der Kompatibilität konstant gehalten. In der Folge liegt damit aber heute die elektrische Feldstärke in den Bauelementen in einem kritischen Bereich.
Weitere Theorien orientieren sich an verschiedenen Zielfunktionen, die aus den gewichteten Parametern Geschwindigkeit, Leistungsaufnahme, Zuverlässigkeit, Packungsdichte und Kosten gebildet werden. Als grundlegender physikalischer Zusammenhang soll hier die funktionale Beschreibung der Ausgangskennlinie eines MOS-Transistors betrachtet werden:
Die Gleichung besagt, dass der Sättigungsstrom eines MOS-Transistors und damit in erster Näherung auch die Verzögerungszeit durch ein digitales CMOS-Gatter folgende Abhängigkeiten aufweist.
Proportionalität zu der Dielektrizitätskonstante eox des Gateoxids
umgekehrte Proportionalität zu der Dicke tox des Gateoxids
Proportionalität zur Weite w des Transistors
umgekehrte Proportionalität zur Länge l des Transistors
Die Kostenentwicklung lässt sich ebenfalls aus der Skalierungstheorie ableiten. Verschiedene Quellen geben eine Reduktion der Kosten pro Bauelemente von einer Halbleitergeneration zur nächsten mit dem Faktor 1/K an. Wie stark dieser wirtschaftliche Aspekt die technische Entwicklung treibt, wird auch aus der International Technology Roadmap for Semiconductors deutlich, in der technologische Entwicklung für dynamische RAM-Bausteine, Mikroprozessoren und kundenspezifische Schaltungen differenziert werden. Dabei wurde in der letzten Ausgabe sogar noch die Vorhersage für Mikroprozessoren beschleunigt, während diejenige für die lange Zeit sehr viel weniger rentablen DRAMs verzögert wurde.
Probleme bei Skalierung der Gatelänge
Die Länge des Transistors ist eine kritische Größe, die im Wesentlichen die Leistungsfähigkeit einer Halbleitertechnologie bestimmt. Allerdings sind der Realisierung mit den herkömmlichen Mitteln der Lithografie physikalische Grenzen gesetzt.
Die physikalischen Gate-Längen nähern sich mittlerweile dem Bereich von 100 nm, wobei in Laborexperimenten sogar bereits laterale Größen von 25 bis 10 nm erreicht werden. Mit Hilfe von lichtbasierter Lithografie können diese Dimensionen jedoch nicht mehr aufgelöst werden, da sich das Spektrum von sichtbarem Licht über Wellenlängen von 400 bis 800 nm erstreckt. Die Nutzung von tief-ultraviolettem Licht oder noch kurzwelligerer Strahlung (Röntgenstrahlung) erscheint hier als Ausweg.
Auch die Herstellung der Belichtungsmasken mit einer rentablen Ausbeute stellt eine große Herausforderung dar, auch wenn im Allgemeinen der Maßstab zwischen Maske und Chip 5:1 beträgt.
Jahr | 1999 | 2002 | 2005 | 2008 | 2011 | 2014 |
|---|---|---|---|---|---|---|
| ||||||
Gate-Länge [nm] | 180 | 130 | 100 | 70 | 50 | 35 |
Hinzu kommt, dass wenn die Weite der Verarmungsschichten der Source- und Drain- Gebiete die Größenordnung der Kanallänge erreicht, die Annahme ihre Gültigkeit verliert, dass die vertikale elektrische Feldstärke sehr viel größer ist als die horizontale Feldstärke. Die Potenzialverteilung im Kanal und somit auch die Größe des Drain-Stromes hängt dann neben der Gate- und der Substratspannung auch von der Drain-Spannung ab und kann verschiedene unerwünschte Kurzkanaleffekte bewirken. Hierzu zählen:
die abnehmende Zunahme des Drain-Stroms mit zunehmender Gate-Spannung
die Abhängigkeit der Schwellenspannung vom Arbeitspunkt
das Durchgreifen von Source- und Drain-Gebieten (punch-through)
das Erreichen der Geschwindigkeitssättigung der Elektronen
die Ladungsträgermultiplikation an der Drainkante
das Entstehen von Elektronen mit sehr hoher Energie (hot electrons), die die Langzeitstabilität der Bauelemente beeinträchtigen können.
Zur Begrenzung dieser Effekte werden unter anderem niedrig dotierte Gebiete zwischen Drain und Kanal sowie zwischen Source und Kanal realisiert.
Skalierung der Gateoxid-Dicke
Auch die Gateoxid-Dicke ist ein zentraler Bestandteil der Skalierungsstrategien, die mit dem gleichen Faktor reduziert werden soll, wie die Gate-Länge. Empirische Untersuchungen von Intel zeigen, dass in den letzten 25 Jahren der Quotient aus der effektiven Gate-Länge und der Dicke des Gateoxids in guter Näherung stets 45 ergibt.
Dabei ist es insbesondere unter Nutzung von Rapid-Thermal-Processing-Technologien (RTP) seit einigen Jahren möglich, die Dicke der horizontal aufgebrachten Schichten zuverlässig einzustellen. Gateoxid-Dicken von unter 2 Nanometern sind in der Großserie reproduzierbar. Dies entspricht etwa 4 bis 10 Atomlagen. Problematisch sind dabei jedoch zwei Aspekte:
Das Gateoxid hat eine Dicke erreicht, bei der die Elektronen vom Gate durch die Potenzialbarriere in das Kanalgebiet tunneln können. In der Folge können erhebliche Leckströme durch das Gateoxid auftreten.
Es ergeben sich ernsthafte Herausforderungen an die Langzeitzuverlässigkeit des Materials.
Dieser Bereich ist unversehens zu einer limitierenden Größe bei der Skalierung der Versorgungsspannung geworden.
Einsatz alternativer Gateoxide
Allerdings bestimmt nicht nur die Gateoxid-Dicke den Kapazitätsbelag des Gate-Kanal-Kondensators und somit die Treiberfähigkeit des Transistors, sondern auch die relative Dielektrizitätszahl des Gateoxids. Entsprechend bietet es sich an, auch diese zu verändern. In diesem Zusammenhang ist aber deutlich darauf hinzuweisen, dass das kostengünstig und zuverlässig herzustellende Siliziumdioxid als das natürliche Oxid des Siliziums einen wesentlichen Faktor für den Siegeszug der siliziumbasierten CMOS-Technologien darstellt. Ein Einsatz anderer Materialien muss wohl überlegt sein und eine wesentliche Leistungssteigerung bringen. Im Laborbereich werden Si3N4 und andere Nitride, Ta2O5, Ti02 und BST eingesetzt. Dabei werden auch Schichtaufbauten unter Nutzung von Siliziumdioxid eingesetzt.
Engineering der Source-Drain-Kontakte
Die besonderen Vorkehrungen, die bei der Realisierung der Source-Drain-Kontakte getroffen werden müssen, können in drei Aktivitäten zusammengefasst werden.
Shallow Junction: Die Skalierung der Bauelemente bedingt auch die Reduktion der Implantationstiefe der Source- und Drain-Implantationen. Hierfür stehen mittlerweile Implanter mit großen Strömen und geringen Energien bereit.
Gradation: Auch wenn die Skalierung nach dem Erreichen der Durchbruchsfeldstärke die Reduktion der Versorgungsspannung unbedingt erforderlich gemacht hat, reicht dies mittlerweile nicht mehr aus, um die Feldstärken an den Übergängen der unterschiedlichen Dotierungsgebiete moderat zu halten. Infolgedessen müssen abgestufte Implantationsprofile realisiert werden. Dies bedingt sowohl exaktere Temperaturzyklen als auch genauer kontrollierte Ionenstrahlen.
Source-Drain-Extensions: Um die Feldstärke an den Übergängen von Drain und Source zu Kanalgebiet zu reduzieren, wird lokal eine niedrige Dotierung implantiert. Wenn bestimmte Dimensionierungen eingehalten werden, kann auch die Erhöhung des Widerstands im leitenden Zustand gering gehalten werden.
Dabei reicht es meist auf Grund der hohen Dotierungskonzentrationen nicht mehr aus, nur eine Wanne einzusetzen. Doppelwannenprozesse sind mittlerweile die Regel.
Skalierung der Verbindungsleitungen
Bei der fortschreitenden Miniaturisierung der Integrierten Schaltungen müssen nicht nur die Eigenschaften der Bauelemente, sondern auch die der Verbindungsleitungen angepasst werden. Bei der idealen Skalierung der Verbindungen, bleibt die durch die RC-Charakteristik verursachte Zeitkonstante der Verbindungsleitungen unverändert. Verkürzt sich die Länge der Leitungen mit dem Skalierungsfaktor, bereitet dies keine Probleme. In der Praxis stellt man jedoch fest, dass sich insbesondere bei Entwurfstechniken ohne hierarchisches Layout dieser Effekt auf Grund der zunehmenden Anzahl der integrierten Bauelemente nicht einstellt. In der Tat ist die typische Fläche der Integrierten Schaltungen seit geraumer Zeit im Bereich von 100 bis 200 mm² konstant geblieben.
Dies führt dazu, dass die Verzögerungszeiten der Verbindungsleitungen die Leistungsfähigkeit der gesamten Schaltung zunehmend beeinflussen. Um bei den Verbindungsleitungen auch eine Reduktion der Zeitkonstanten zu erhalten, kann die Skalierung konstanten Widerstandsbelags eingesetzt werden. Dabei werden die geometrischen Leitungsdimensionen nur mit 1/SQRT(K) skaliert (Quelle: siehe Literaturangaben, Bakoglu). Dies führt allerdings zu einem zusätzlichen Flächenaufwand, denn die ideale Skalierungstheorie weist eine Flächeneinsparung von 1/K² für Bauelemente aus. Die Skalierung von Bauelemente- und Leitungsparametern mit unterschiedlichen Faktoren bezeichnet man daher als selektive Skalierung.
Bei der Skalierung der Metallisierungssysteme mit konstantem Widerstand wird der Flächenaufwand mikroelektronischer Schaltungen in zunehmenden Maße auch von der Periodizität der Metall-Lagen beeinflusst. Um diesen Einfluss so gering wie möglich zu halten, wird die Zahl der Metallisierungsebenen erhöht. Bei leistungsfähigen Prozessoren finden mittlerweile 7 und mehr Metallebenen Einsatz.
Alternative Materialien für den Verbindungsaufbau
Betrachtet man die Verhältnisse der Verzögerungszeiten durch ein logisches Gatter mit der Zeitkonstante (t = RC) bei der Propagation eines Signals, so stellt man eine sehr ungleichgewichtige Entwicklung fest.
0,8µ-Technologie (1991) | 0,18µ-Technologie (1999) | |
|---|---|---|
* typische Länge einer Verbindung, L = 1 mm | ||
Gatterdurchlaufzeit für Logikgatter | 2,5 ns | 500 ps |
Widerstand einer Verbindungsleitung * | 30 Ohm | 300 Ohm |
Kapazitätsbelag einer Verbindungsleitung * | 150 fF | 350 fF |
Signalverzögerung einer Verbindungsleitung * | 5 ps | 100 ps |
Die Verzögerungszeiten, die durch die Verbindungsleitungen verursacht werden, sind bei weitem nicht mehr vernachlässigbar, was bereits seit einigen Generationen zu Veränderungen des Design-Flows geführt hat. Ziel muss dennoch die Verringerung des Anstiegs dieser Verzögerungen sein. Hier bestehen prinzipiell zwei Möglichkeiten, da die Leitungsquerschnitte im Wesentlichen weiter reduziert werden sollen:
Verringerung des Leitungswiderstandes. Hier befindet sich der Einsatz von Kupfer an Stelle von Aluminiumlegierung im ersten Einsatz in der Massenproduktion. Mit Hilfe von Kupfer können auch andere Problembereiche, wie die Elektromigration, entschärft werden.
Verringerung des Kapazitätsbelages der Leitungen. Die Zwischenoxide zwischen den Metallisierungsebenen wirken als Dielektrikum der parasitären Kondensatoren. Bislang wurde hier, wie beim Gateoxid, Siliziumdioxid eingesetzt. Im Gegensatz zu den Gateoxiden sollen die neuen Materialien aber nun eine möglichst geringe Dielektrizitätskonstante aufweisen.
Allerdings muss die Kosten-Nutzen-Rechnung in besonderer Weise berücksichtigt werden. Die Dielektrizitätskonstante von Siliziumdioxid beträgt 4,2. Gegenwärtig eingesetzte Systeme erreichen mit verschiedenen Tricks Werte zwischen 3 und 4. Für die Zukunft erscheinen Materialien im Bereich von 2 realistisch (Quelle: siehe Literaturangaben, Hwang).
Ein weiterer positiver Nebeneffekt durch die Verringerung der parasitären Kapazitäten ergibt sich auch durch die Abnahme des Übersprechens zwischen benachbarten Leitungen. Dieses Problem tritt vor allem bei langen parallel geführten Leitungen auf, wie sie bei On-Chip-Bussen eingesetzt werden, und führt zu Durchlaufzeiten auf einer Leitung, die vom Signal der benachbarten Leitungen abhängig ist. Dieser Herausforderung kann im Entwurfsprozess auf Grund der immensen Anzahl von Kombinationsmöglichkeiten nur unzureichend und mit vielen manuellen Eingriffen begegnet werden.
Rentabilität
Wie bereits angedeutet, treibt das Geld die technologische Entwicklung und führt unter anderem zu zwei zentralen Folgeerscheinungen:
Die bestehenden CMOS-Technologien werden bis zum Rand der Möglichkeiten ausgereizt, vor allem um die immensen Investitionskosten in die Fabrikationsstätten wieder einzuspielen. Die Errichtung moderner Halbleiter-Fabrikationsstätten für eine intensive Massenproduktion benötigt Investitionen im Bereich von 2 bis 4 Milliarden US-Dollar. Bei solchen Zahlen sollte man nicht vergessen, dass eine ganze Reihe von mittelständisch geprägten Unternehmen auch in Deutschland und Europa ihre rentable Nische mit einer zeitgemäßen Halbleiterproduktion gefunden hat.
Allianzen im Bereich der Technologieentwicklung, wie sie bereits seit einigen Jahren vermehrt zu beobachten sind, werden zunehmend Realität werden. Bereits heute kann dieser Trend sowohl bei echten Allianzen, wie zwischen Infineon und IBM, zwischen LSI Logic und Hitachi, als auch bei vielen Technologielizenzen beobachtet werden.
Entwurfsunterstützung
Der Entwurfsprozess mikroelektronischer Schaltungen stellt auf Grund der physikalischen Gegebenheiten massive Anforderungen. Hinzu kommen Herausforderungen, die an die Entwurfseffizienz und die Interdisziplinarität gestellt werden, wenn es darum geht, ein System-on-a-Chip (SOC) mit einer Komplexität von mehr als 100 Millionen Transistoren in endlicher Zeit und zuverlässig zu implementieren.
Neben dem quantitativen Fortschritt im Sinne der Erhöhung kann aber auch ein qualitativer Fortschritt beobachtet werden. In zunehmendem Maße ist es möglich und rentabel, verschiedene Halbleitertechnologien miteinander modular zu kombinieren. Als Beispiele können die Integration
von EEPROM und Flash-Speichern, wie sie im Bereich der Mikrocontroller zu beobachten ist,
von Hochgeschwindigkeitsmodulen für schnelle Schnittstellen im Kommunikationsbereich,
von hochdichten Speichermodulen für große On-Chip-Speicherblöcke oder
von Low-Voltage-Modulen für digitale Blöcke
dienen.
Anwendungen und Produkte
Bereits in den frühen Jahren der Integrierten Schaltungen stellten sich viele Experten die Frage, wo denn die Anwendungsmöglichkeiten solch leistungsfähiger mikroelektronischer Schaltungen liegen könnten. Hierzu mögen drei Antworten stellvertretend für viele andere gelten:
Es ist sicherlich kein Zufall, dass Intel massiv in Spielehersteller investiert, da für normale Büroanwendungen auch die Rechenleistungen der frühen Pentium-Generationen ausreichen.
Ebenso ist es kein Zufall, dass Intel (in diesem Fall wieder einmal im Zusammenspiel mit Microsoft) in den Servermarkt vordringen will. Die Vernetzung der weltweiten Rechenleistung stellt hier massive Anforderungen.
Drittens treiben Kommunikationsanwendungen im Allgemeinen und mobile Geräte im Besonderen den technologischen Fortschritt voraus und erlauben die Entwicklung vieler neuartigen Geräte und die Generierung neuer Märkte.
Produkte
In fast allen zeitgemäßen Technologien sind die genannten Punkte in einer relativ ähnlichen Art und Weise implementiert. Hierdurch ergibt sich auch die Tatsache, dass das Technologieportfolio an sich kein wesentlicher Differenzierungsfaktor zwischen den Halbleiterherstellern mehr ist, zumal über Foundries die modernsten Halbleitergenerationen auch frei am Markt verfügbar sind. Diese werden im Übrigen auch von zahlreichen traditionellen Halbleiterherstellern in der einen oder anderen Weise genutzt.
Gegenwärtig sind CMOS-Technologien mit gezeichneten Gatelängen von 0,18 µm am Markt verfügbar. Produkte auf 0,18 µm-Basis sind sowohl Intels Pentium-III-Prozessoren und ebenso AMDs Athlon als auch die leistungsfähigen PLD-Familien Virtex-E von Xilinx und APEX von Altera. Auch fast alle führenden ASIC-Hersteller bieten 0,18 µm-Technologien an. Typische Versorgungsspannungen liegen im Bereich von 1,5 V bis 2 V. Hiermit können Verlustleistungen im Bereich von 10 bis 20 nW pro Gatter und MHz erreicht werden. Die erreichbaren Toggle-Frequenzen liegen bereits deutlich im GHz-Bereich. Aussagen über die Systemfrequenzen sind unvergleichlich schwieriger, da sehr starke Abhängigkeiten von der Schaltungsarchitektur vorliegen. Immerhin ist es möglich, schnelle Interface-Schaltungen auch im Bereich von 1 GHz nunmehr in reinen CMOS-Prozessen zu implementieren.
Einige Hersteller bieten auch bereits heute eine Zwischengeneration mit Gatelängen von 0,15 µm an, die aus der ITRS im letzten Jahr herausgenommen wurde. Hierzu zählen unter anderem die taiwanesische Foundry TSMC und der DSP- und ASIC-Hersteller Texas Instruments.
Interessant wird auch die nähere Zukunft bleiben: Die nächste Halbleitergeneration mit einer gezeichneten Gatelänge von 0,13 µm steht vor der Tür und die ersten Pilotprojekte werden umgesetzt. Die Aufnahme der Massenproduktion ist allerdings frühestens im nächsten Jahr zu erwarten. Hier sind dann Gatterdurchlaufzeiten im Bereich von 10 ps, eine relative Verlustleitung von deutlich unter 10 nW pro Gatter und MHz, und Versorgungsspannungen von unter 1 V erreichbar. Dies ist für mobile Anwendungen von besonderem Interesse, da nur noch eine Akkuzelle benötigt wird.
Weitere Aussichten
Auch die weitere Zukunft wird viele interessante Entwicklungen mit sich bringen. Auch im Bereich einer Zukunft der nächsten zehn bis fünfzehn Jahre wird die Skalierung der Bauelemente weiter vorangetrieben werden. Der prinzipielle Aufbau der Bauelemente wird dabei zunächst unverändert bleiben. Bereits seit vielen Jahren wird immer wieder diskutiert, wann die physikalischen Grenzen endgültig erreicht werden und quantenmechanische Effekte das bisher genutzte Verhalten der Halbleiter so stark überlagern, dass die herkömmlichen Funktionsmechanismen nicht mehr genutzt werden können. Die gegenwärtige ITRS reicht noch bis zu einer Strukturgröße von 35 nm für DRAM-Bauelemente und 22 nm für Mikroprozessor-Technologien, die im Jahr 2014 erreicht werden soll. Hierfür werden aber schon eine ganze Anzahl von Voraussetzungen gemacht, sodass dieser Voraussage eine relativ große Unsicherheit zugeordnet werden muss. Auf der anderen Seite zeigen verschiedene Untersuchungen die Voraussetzungen und Tricks auf, mit denen auch Strukturgrößen im Bereich einiger weniger Nanometer (ca. 5 nm) möglich erscheinen. (fkh)
Literatur:
Bakoglu, H.B., Circuits, interconnections and packaging for VLSI, Addison-Wesley, 1990.
Dennard, R.H. et.al., Design of Ion-Implanted MOSFET's with Very Small Physical Dimensions, IEEE Journal of Solid-State Circuits, Vol.SC-9, No.5, 1974, S.256-268.
Hwang, C.G. et.al., Driving Forces of Future Semiconductor Technology, in: Future Trends in Microelectronics, Ed. by Luryi, S., Xu, J., Zaslavsky, A., ISBN 0-471-32183-4, John Wiley & Sons, 1999, S. 18.
The International Technology Roadmap for Semiconductors, 1999 Edition
Payne, R., Deep-submicron technology comparisons, Computer Design, January, 1996, S.143-146.
Saraswat, K.S. et.al., Effect of Scaling of Interconnections on the Time Delay of VLSI Circuits, IEEE Journal of Solid-State Circuits, Vol.SC-17, No.2, 1982, S.275-280.
Thompson, S., et.al., MOS Scaling: Transistor Challenges for the 21st Century, Intel Technology Journal, 3rd Quarter 1998.
Widmann D., Mader H., Friedrich H., Technologie Hochintegrierter Schaltungen, Springer Verlag, 2. Auflage 1996.