Noch auf dem Intel Devolper Forum im August hatte der Halbleiterhersteller die „Next Generation POWER-Optimized Microarchitecture“ vorgestellt. In der zweiten Jahreshälfte 2006 gibt es die entsprechenden ersten Prozessoren mit Dual-Core-Technologie: Conroe für Desktop-PCs, Merom für Notebooks und den Xeon "Woodcrest" für Server/Workstations. Die erste stromsparende Server-CPU mit vier Kernen sollte 2007 der Xeon MP „Whitefield“ werden. Doch dieser wird nun nicht mehr erscheinen.
Zwar hält sich Intel bei der Begründung des Entwicklungsstopps zurück. Doch scheinbar entwickelt sich der Systembus des Xeon zum Damoklesschwert für die Multicore-CPUs. Während AMDs Opteron über integrierte Memorycontroller direkt auf den Speicher zugreift und andere Systemkomponenten parallel über drei Hypertransport-Interfaces erreicht, muss sich Intels Xeon mit einem einzigen Systembus für alle Datenbewegungen begnügen. Dies ist zwar für einen einzelnen Core durchaus ausreichend. Doch bereits bei zwei Cores pro CPU kann dies zur Schwachstelle avancieren, da dann beide ihren Datentransport über einen gemeinsamen Bus abwickeln.
Whitefield mit seinen vier Cores hätte zwar einen neuen seriellen Bus erhalten sollen, der kompatibel zur übernächsten Itanium-Generation Tukwila sein sollte. Als Bezeichnung für diesen Bus wurde CSI für "Common Serial Interface" genannt. Doch scheinbar waren die Durchsatzprobleme mit den vier unabhängigen Cores auch mit dem CSI nicht mehr lösbar.
Separater Bus für jeden Xeon-Kern
Als Ausweg spendiert Intel der zukünftigen Xeon-Oberklasse eine komplett neue Kommunikationsschnittstelle. Der Dedicated High Speed Interconnect getaufte Bus soll erstmals 2007 beim Tigerton genannten Xeon MP zum Einsatz kommen. Der neu angekündigte Tigerton wird vier unabhängige Kerne haben und den Platz des Whitefield in der Roadmap übernehmen. Jeder Core soll einen eigenen High Speed Interconnect besitzen, so dass sich die Cores nicht mehr gegenseitig blockieren.
Passend zu der 65 nm CPU entwickelt Intel die komplett neue Plattform mit Codenamen Caneland. Sie übernimmt die Stelle des Whitefield-Chipsatzes Reidland, der ebenfalls aus den Roadmaps verschwindet.
Der Dedicated High Speed Interconnect wird eine Punkt-zu-Punkt-Verbindung sein. Jeder Core ist damit direkt an die Northbridge angebunden. Als Taktfrequenz des seriellen Busses ist 1,33 GHz vorgesehen. Das Konzept und der Bus erinnern damit stark an AMDs Opteron und an Hypertransport. Bei der Taktrate legt Intel aber noch 33 Prozent on Top.
Abgespeckter Montecito
Bei der Itanium-Plattform muss Intel etliche Termine nach hinten korrigieren. Die nächste Generation namens Montecito (Dualcore, Multithreading, 24 MByte L3-Cache) wird zwar schon in homöopathischen Dosen an die Hersteller ausgeliefert. Doch die allgemeine Markteinführung verschiebt sich erneut vom ersten Halbjahr 2006 auf das zweite.
Schwerwiegender ist jedoch die Streichung etlicher Features beim Montecito. Er wird nur mit einem FSB von 400 und 533 MHz erscheinen, die maximale Taktfrequenz bleibt bei 1.6 GHz. Dies ist ein Rückschritt gegenüber dem Itanium 2. Erst im Juli hatte Intel den Itanium 2 einen FSB von 667 MHz und einem Takt von 1,66 GHz vorgestellt. Merkwürdig war damals allerdings, dass nicht Intel, sondern nur Hitachi einen Chipsatz für den hohen FSB parat hatte.
Auch das leistungssteigernde Foxton ist nicht mehr im Montecito-Core vorgesehen. Foxton hätte die Leistungsaufnahme und interne Temperaturen des Montecito überwachen sollen. Solange diese Werte unter einem Maximalwert geblieben wären, hätte Foxton automatisch die Versorgungsspannung des Montecito erhöht und die CPU um 10 Prozent „übertaktet“.
Trotz des geringern FSB und fehlendem Foxton verspricht Intel eine deutliche Leistungssteigerung beim Umstieg auf Montecito. Er soll immer noch die doppelte Leistung aktueller Itanium 2 CPUs haben.
Kein Die Shrink bei Montvale
Mit Montecito verschiebt sich auch dessen Nachfolger Montvale auf 2007. Bei Montvale hat Intel zudem eine entscheidende Neuerung aus der Roadmap genommen. Bislang wurde diese CPU immer als erste Itanium-CPU mit einer Strukturbreite von 65 nm gehandelt. Im aktuellen Multicore Fact Sheet findet sich jetzt plötzlich als Beschreibung zu Montvale „Intel’s 90-nm dual-core processor follow-on in the Intel Itanium processor family“.
Der Die-Shrink galt als größte Neuerung des Montvale. Aber zumindest soll Montvale die Features erhalten, die Intel jetzt aus dem Montecito entfernt hat. Montvale wird das leistungssteigernde Foxton enthalten und mit einem Frontsidebus von 667 MHz für mehr Performance sorgen.
Was wird aus der Common Platform?
Die Verzögerungen in der Itanium-Roadmap dürften auch Auswirkungen auf Intels nächsten großen Sprung haben. Mit Tukwila sollte ab 2007 die so genannte Common Platform Architecture kommen. Dabei arbeiten Xeon und Itanium mit demselben Systembus, so dass Intel nur noch ein Chipset für die Highend-Sever benötigt. Dies soll die Preise der Itanium-Server deutlich senken helfen. Doch Tukwila und damit die Itanium-Seite der Common Plattform ist jetzt auf frühestens 2008 verschoben.
Whitefield als erster Xeon für die Common Platform ist komplett gestoppt. Da Intel mit dem Tigerton ab 2007 seine Xeon-Oberklasse mit dem neuen Dedicated High Speed Interconnect versieht ist es unwahrscheinlich, dass 2008 die Xeons für die Comon Platform schon wieder ein neuer Bus erhalten. Daher dürfte der Dedicated High Speed Interconnect die Basis der Common Platform werden und Tukwila sowie kommende Itanium-Generationen den neuen Bus des Tigerton erhalten. (ala)