Intel gab im Rahmen eines Telefon-Briefings neue Details über seine aktuelle Prozessor-Roadmap bekannt. Demnach will der Hersteller in der zweiten Jahreshälfte 2008 eigenen Angaben zufolge den ersten 6-Core-Prozessor „Dunnington“ vorstellen. Dieser Xeon MP bleibt Sockel-kompatibel zur aktuellen Caneland-Plattform. Dunnington fertig Intel in der 45-nm-Technologie und integriert alle sechs Kerne auf einem Siliziumplättchen. Insgesamt besteht ein Dunnington-Die aus 1,9 Milliarden Transistoren.
Allen sechs Kernen, die in drei „Dual-Core-Segmente“ mit je eigenen L2-Caches aufgeteilt sind, steht ein gemeinsamer 16 MByte großer L3-Cache zur Verfügung.
Aktuell gibt es für Server mit vier Sockeln die Xeon-7300-Serie „Tigerton“ mit Core-Architektur. Diese Xeon-7300-CPUs setzten noch auf die 65-nm-Quad-Core-Technologie und entsprechen im Prinzip den Xeon-5300-Modellen „Clovertown“ für 2-Sockel-Systeme. Jedem Xeon 7300 stehen somit auch 8 MByte L2-Cache zur Verfügung.
Zusammen mit dem Clarksboro-Chipsatz Intel 7300 der Caneland-Plattform kommunizieren die CPUs über vier FSB-Ports. Die Prozessorbusse arbeiten mit einer Taktfrequenz von 1066 MHz. Damit erlaubt die Caneland-Plattform eine gesamte Busbandbreite von 34 GByte/s.
Weitere Details und Performance-Angaben zum 6-Core-Prozessor Dunnington wird Intel voraussichtlich auf dem Anfang April 2008 in Shanghai stattfindenden Intel Developer Forum bekannt geben.
Intels Nehalem mit 256K L2-Cache und 8M L3-Cache
Im vierten Quartal 2008 stellt Intel die komplett neue Mikroarchitektur Nehalem vor. Die 45-nm-Prozessoren arbeiten mit einem integrierten Speicher-Controller und erhalten die neue QuickPath-Technologie.
Wie Intel angibt, arbeitet der neue native Quad-Core-Prozessor mit drei integrierten DDR3-Speicher-Channels. Dabei unterstützt Nehalem gepufferte und ungepufferte DDR3-Speichermodule mit Taktfrequenzen von 800, 1066 und 1333 MHz – höhere Geschwindigkeiten sind zu späteren Zeitpunkten vorgesehen. Pro Channel sollen bis zu drei Module möglich sein.
Die Cache-Struktur ändert Intel beim Nehalem ebenfalls. So steht den vier Kernen – Modelle mit zwei und acht Kernen sind für spätere Zeitpunkte auf der Roadmap - ein Shared L3-Cache zur Verfügung. Bei einer Transistoranzahl von 731 Millionen realisiert Intel eine Puffergröße von 8 MByte. Jeder Kern besitzt zusätzlich einen dedizierten L2-Cache mit 256 KByte mit laut Intel sehr geringer Latenzzeit. Den L1-Daten- und Befehls-Cache pro Kern dimensioniert Intel auf je 32 KByte.
Der L1-Cache von Nehalem entspricht in seiner Struktur den aktuellen Core-Prozessoren. Dafür erhalten Nehalem-CPUs eine neue zweistufige TLB-Hierarchie. Der Translation Lookaside Buffer ist eine kleiner Zwischenspeicher, der Informationen zur Konvertierung von logischen in physikalische Adressen enthält. Der neue 512 Einträge fassende zweite Translation Lookaside Buffer der Nehalem-Architektur soll die Performance weiter steigern. Auch einen neuer Level 2 Branch Target Buffer (BTB) sowie der Renamend Return Stack Buffer zählen zur den Mikroarchitektur-Erweiterungen von Nehalem.
Die mit Hyper-Threading ausgestatteten Nehalem-Prozessoren kommunizieren mit der Peripherie und anderen CPUs über die neue serielle QuickPath-Schnittstelle. Nehalem-CPUs für 2-Sockel-Systeme sind mit zwei QuickPath-Interfaces ausgestattet.
Intel AVX: Nächste SSE-Generation
Im Jahr 2010 steht auf der Intel-Roadmap die neue Mikroarchitektur „Sandy Bridge“. Sandy-Bridge-Prozessoren werden im 32-nm-Verfahren ihren Einstand feiern und die neue AES-NI-Befehlserweiterung erhalten. Diese Instruktionen sollen die AES-Verschlüsselung um den Faktor 3 beschleunigen.
Neu mit Sandy Bridge sind auch die „Advanced Vector Extensions“ AVX, wie Intel erstmals offiziell während des Telefonbriefings bekannt gab. AVX sieht Intel als nächsten großen Schritt seiner Befehlssatzerweiterungen. AVX-Prozessoren sollen Floating-Point-Anwendungen sowie Multimedia-Applikationen in der Peak-Performance um den Faktor zwei beschleunigen können. Dabei bleiben AVX-CPUs kompatibel zu den bisherigen Befehlssätzen wie beispielsweise SSE4.
Ein Hauptmerkmal von AVX ist die Verdoppelung der Vector-Breite von 128 auf 256 Bit. Ein erweitertes Daten-Re-Arrangement organisiert zudem nur benötigte Daten und greift auf diese schneller und effizienter zu. Außerdem gibt es mit AVX einen 3-Operanden-Syntax.
Intel will auf dem Anfang April 2008 in Shanghai stattfindenden Intel Developer Forum weitere Details zu AVX bekannt geben. TecChannel wird wie immer live für Sie vor Ort sein. (cvi)