Mit dem für den Enterprise-Einsatz geplanten System-on-Chip „Tolapai“ reduziert Intel die benötigte Fläche für vier diskrete Komponenten um 45 Prozent. Neben dem Prozessorkern integriert Tolapai noch einen I/O-Baustein, Speicher-Controller sowie einen Beschleuniger-Chip. Tolapai benötigt in einem FCBGA-Gehäuse mit 1088 Kontakten eine Fläche von 37,5 x 37,5 mm. Alle Komponenten auf dem Siliziumplättchen realisiert Intel mit 148 Millionen Transistoren. Tolapai ist Intels erster x86-Prozessor mit integriertem Speicher-Controller und Chipsatz seit dem 80386EX aus dem Jahr 1994.
Tolapai verwendet als Prozessorkern einen IA32-Core, basierend auf dem Pentium M. Der Core arbeitet mit 600, 1066 oder 1200 MHz Taktfrequenz und greift auf einen 256 KByte großen L2-Cache zurück. Der integrierte Single-Channel-Memory-Controller steuert DDR2-SDRAM mit Geschwindigkeiten von 400, 533, 667 oder 800 MHz an. Der integrierte Memory Controller Hub IMCH beherbergt des Weiteren PCI Express in den Konfigurationen 1x8, 2x4 oder 2x1.
Der I/O-Controller auf dem Tolapai-Chip verfügt unter anderem über drei Gigabit-Ethernet-MAC, zwei USB-2.0-Schnittstellen sowie zwei SATA-II-Interfaces. Intels QuickAssist Accelerator stellt den vierten Block des SoC-Designs von Tolapai dar. Der Beschleuniger-Chip besteht aus speziellen Multi-Core-Engines, die sicherheitsrelevante Berechnungen übernehmen. Zu diesen zählen Verschlüsselung via AES, 3DES, RC4, MD5, SHA, RSA, SDA und DH. Dem Beschleuniger-Chip stehen 256 KByte SRAM lokaler Speicher zur Seite.
Durch das SoC-Konzept von Tolapai reduziert sich laut Intel der Energiebedarf gegenüber diskreten Chips um 20 Prozent. Erste Tolapai-Chips will Intel 2008 ausliefern.
Weitere Infos zum Intel Developer Forum finden Sie in unserem Themenschwerpunkt. (cvi)
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