FPF: SPARC64 VI mit Vertical Multi-Threading

Der Fujitsu SPARC64 VI mit Code-Namen „Olympus“ tritt 2006 die Nachfolge der aktuellen SPARC64-V-Prozessoren an, die mit Taktfrequenzen bis 2,16 GHz arbeiten. Ihren Einsatz finden die Single-Core-CPUs in den eigenen PRIMEPOWER-Servern der Serien 900, 1500 und 2500. Die Fertigung der SPARC64-V-Prozessoren erfolgt seit September 2004 im 90-nm-Prozess.

Den Olympus wird Fujitsu ebenfalls mit einer Strukturbreite von 90 nm fertigen. Laut Takumi Maruyama von Fujitsus Enterprise Server Development Division ist bereits ein Tape-out des SPARC64 VI erfolgt. Im welchen Quartal Fujitsu im Jahr 2006 mit der Serienfertigung beginnt, wurde noch nicht bekannt gegeben.

Der SPARC64 VI arbeitet im Gegensatz zum Vorgänger mit einer Dual-Core-Technologie. Die Architektur der beiden Cores basiert auf dem SPARC64 V.

Beide Cores greifen beim SPARC64 VI auf einen gemeinsamen On-Die-L2-Cache mit 6 MByte Fassungsvermögen zu. Der großzügig dimensionierte Cache besitzt eine 12fach assoziative Organisation. Dem SPARC64 V stehen maximal 4 MByte zur Verfügung. Den Datenpfad zum L2-Cache vergrößerte Fujitsu von 64 auf 256 Bit. Die L1-Caches bleiben mit je 128 KByte für Daten und Befehle unverändert. Zu den Architekturerweiterungen der SPARC64-VI-Cores zählen unter anderem eine verbesserte Sprungvorhersage, eine schnellere Fused-Multiply-Accumulate-Ausführung (FMA) sowie verdoppelte TLBs.

VMT: Vertical Multi-Threading

Fujitsu implementiert beim SPARC64 VI erstmals ein so genanntes „Vertical Multi-Threading“ VMT. Das Event-gesteuerte Threading arbeitet ähnlich wie in Intels Itanium 2 „Montecito“. VMT erlaubt die gleichzeitige Abarbeitung von zwei Threads.

Die Implementation von VMT benötigt laut Fujitsu zirka zwei Prozent mehr Die-Fläche pro Core. Dabei soll der Olympus mit VMT eine bis zu 20 Prozent höhere Performance erreichen. Mit VMT sinkt der L2-Cache-Miss deutlich, er wird effektiv „versteckt“. Eine Performance-Steigerung mit VMT wird natürlich nur bei multi-threaded programmierten Anwendungen erreicht. Die Thread-Anzahl sollte höher sein als die Core-Anzahl.

Den SPARC64 VI „Olympus“ stattet Fujitsu mit zusätzlichen RAS-Features aus. So beherrscht die CPU beispielsweise eine dynamische Cache-Größen-Reduzierung. Treten Defekte in den Cache-Lines auf, so deaktiviert Olympus diese Bereiche. Dieses Verfahren klingt ähnlich wie Intels Pellston-Technologie.

Die Fertigung des SPARC64 VI mit dem hauseigenen 90-nm-Kupfer-Prozess erfolgt mit 10 Layern. Der Prozessor wird aus 540 Millionen Transistoren aufgebaut sein. Diese breiten sich auf einem 20,38 x 20,67 mm großem Die aus. Für die Kommunikation kommt der SPARC64 VI mit "relativ genügsamen" 412 Signal-Pins aus. Fujitsu gibt für den SPARC64 VI eine Energieaufnahme von 120 Watt an. (cvi)