Die Prozessoren von Intel und AMD überschreiten im Jahr 2000 die 1-GHz-Barriere in der Taktfrequenz. Schon vor dem Wechsel des Millenniums führt Intels Pentium III mit 800 MHz das Rennen an. Gegenüber den ersten Intel 8086 Prozessor mit 4,77 MHz erhöhte sich die Taktfrequenz bis dato beinahe um den Faktor 200.
Bei den Arbeitsspeichern, den wichtigsten Datenlieferanten der Prozessoren, sieht es leider nicht so rosig aus. Gerade mal 100 MHz haben sich auf breiter Front etabliert. Der Großteil der installierten Basis arbeitet dagegen noch mit einem 66 MHz schnellen Speicherbus.
Die Problematik wird deutlich: Eine freie Fahrt der schnellen Maschinen ist wegen der Geschwindigkeitsbegrenzung der Arbeitsspeicher einfach nicht möglich. Wie auch, wenn der Prozessor 700 geht, der Speicherbus mit seinen 100 vor ihm fährt und die komplette Datenbahn blockiert. Eine Geschwindigkeitssteigerung des Speicherbusses auf 133 MHz verschafft zwar wieder ein paar Prozent mehr Performance, ist aber noch weit vom Ideal weg.
Neue Speichertechnologien und Architekturen sind nicht nur in Hinblick auf die Prozessoren erforderlich. AGP-Grafikkarten sollen große Texturen im Arbeitsspeicher auslagern, um möglichst wenig von der Festplatte nachladen zu müssen. Aufwendige 3D-Applikationen sollen damit flüssig ablaufen und der lokale Grafikspeicher möglichst klein gehalten werden. So der Grundgedanke von AGP. Die Praxis sieht anders aus. Die Speicher auf der Grafikkarte wachsen von Generation zu Generation, weil der Zugriff auf den Arbeitsspeicher selbst über AGP viel zu langsam ist.
Nach eher kleinen Schritten in der Entwicklung von FPM über EDO zu den SDRAMs hin, stehen neue Technologien in den Startlöchern. Sie könnten den Flaschenhals Arbeitsspeicher endlich aufweiten.
FPM-DRAM
Die Ur-PCs mit Intel 8086 Prozessor waren mit Standard-DRAM als Arbeitsspeicher ausgestattet. Das Auslesen jeder einzelnen Speicherzelle kostete viel Zeit. Liegt bei einem Lesevorgang das Datum gültig im Ausgangspuffer des DRAMs, erfolgt eine sofortige Deaktivierung des I/O-Blocks und Leseverstärkerschaltkreises sowie der Zeilen- und Spaltendecoder. Vor einem neuen Lesezyklus muss wieder die RAS-Precharge-Time verstreichen, die zum Vorladen der Bitleitungen dient. Erst jetzt kann eine neue Zeilenadresse am DRAM anliegen.
Oft liegen aber die aufeinander folgenden Speicherzugriffe in der gleichen Zeile des DRAMs. Das nutzen die so genannten FPM-DRAMs aus. Das Initialisieren des ersten Lesezugriffs läuft wie bei normalem DRAM ab. Nach Beendigung des ersten Lesezyklus lässt die Speichersteuerung nun das /RAS-Signal einfach auf aktiv Low. Damit bleibt die Zeile, auch Page genannt, im DRAM aktiv. Es erfolgt nur noch die Deaktivierung des I/O-Blocks und Spaltendecoders, während die Daten der kompletten Zeile weiterhin am I/O-Block anliegen. Bei den folgenden Lesezugriffen muss die Speichersteuerung nur noch jeweils eine neue Spaltenadresse an das DRAM übergeben. Die RAS-Precharge-Time und der RAS-CAS-Delay fallen bei den Folgezyklen des Fast Page Mode genannten Modus weg. Das Timing-Diagramm in Bild 1 zeigt den zeitlichen Ablauf von vier aufeinander folgenden Lesezugriffen.
Die Zugriffszeit auf den Speicher reduziert sich bei diesen Page Hits erheblich. Erst bei einem Page Miss, wenn der Speicherzugriff des Prozessors auf eine andere Zeile erfolgt, muss der Chipsatz wieder einen normalen Lesevorgang initialisieren. FPM-DRAMs besitzen typische Zugriffszeiten (RAS-Zugriffszeit) von 60 oder 70 ns. Die CAS-Zykluszeit beträgt bei einem 60 ns Baustein im FPM-Mode zirka 40 ns. Die Daten können also im Abstand von 40 ns gelesen werden. Bei einem PC mit 66 MHz Bustakt dauert jede Taktperiode 15 ns. Der Prozessor kann so im FPM-Mode nur bei jedem dritten Takt auf eine Page im Speicher zugreifen. Die Initialisierung eines Lesevorgangs mit dem Anlegen von Zeilen- und Spaltenadresse dauert dagegen mit ganzen fünf Takten 75 ns. Somit ergibt sich als schnellstmöglicher Lese-Burst von FPM-DRAMs ein Timing von 5-3-3-3. Der Burst-Mode ist ein gebündelter Zugriff auf vier aufeinander folgende Speicheradressen und wird meist zum Auffüllen einer Cache Line verwendet. Angaben zum Burst-Zugriff finden Sie oft im BIOS Ihres PCs. Je nach Güte des Speichers (60 oder 70 ns) lässt sich hier auch ein Burst-Zyklus von 5-4-4-4 einstellen, um einen stabilen Betrieb bei langsamen Modulen zu garantieren.
Die maximale Datentransferrate von FPM-DRAM liegt bei theoretischen 200 MByte/s. Die Berechnung dieses Grenzwertes ist einfach: Prozessoren ab dem Intel Pentium führen durch ihren 64-Bit-breiten Datenbus Speicherzugriffe mit einer Breite von 8 Byte durch. Bei einer CAS-Zykluszeit von 40 ns im Burst-Mode lassen sich somit maximal 64 Bit in diesem Zeitraum übertragen. Als maximale Bandbreite für FPM-DRAM ergibt das umgerechnet zirka 200 MByte/s.
EDO-DRAM
Speicherbausteine nach dem EDO-Prinzip sind die direkte Weiterentwicklung der FPM-DRAMs. Durch eine einfache Modifikation in der Ansteuerung erreicht dieser Speichertyp eine weitere Geschwindigkeitssteigerung gegenüber den FPM-DRAMs. Der Datenausgang beim DRAM und FPM-DRAM muss ausgelesen sein, um eine neue Adresse anlegen zu können. Angezeigt wird das Ende des Auslesevorgangs mit der positiven Flanke des /CAS-Signals (Bild 1). Das DRAM steht in diesem Zeitraum, der elektrisch zur Weiterberarbeitung der Daten notwendig ist, still.
EDO-DRAMs sind um einen so genannten Latch-Speicher am Datenausgang erweitert. Die gelesenen Daten bleiben hier nun bis zum nächsten Aktivieren des /CAS-Signals gültig. Der Prozessor kann Daten auslesen, während die Speichersteuerung eine neue Spaltenadresse an das DRAM übergibt. Ein neuer Lesevorgang kann beginnen, bevor der alte abgeschlossen ist. Durch dieses Pipelining verkürzt sich die Wartezeit zwischen zwei aufeinander folgenden CAS-Impulsen und erhöht somit den Datendurchsatz. Bild 2 zeigt den zeitlichen Verlauf der Signale bei einem EDO-DRAM mit vier aufeinander folgenden Lesezugriffen. Im Gegensatz zum Fast Page Mode bezeichnet man bei EDO-DRAMs den schnellen Zugriff auf eine Zeile als Hyper Page Mode. EDO-DRAM hat deshalb auch den Namen HPM-DRAM. Schreibzugriffe bleiben allerdings wie bei FPM-Speicher unbeschleunigt und entsprechen von der Performance her den normalen Standard-DRAMs.
EDO-DRAM gibt es in Ausführungen mit 70, 60 und 50 ns Zugriffszeit. Die CAS-Zykluszeit verkürzt sich bei einem 60-ns-EDO-Baustein auf 25 ns gegenüber 40 ns bei FPM. Bei Rechnersystem mit 66 MHz Bustakt kann somit bei jedem zweiten Taktzyklus ein Lesezugriff im HPM-Mode erfolgen. Die Initialisierung des Burst-Zugriffs dauert wie bei FPM-DRAM fünf Takte. Damit ergibt sich ein maximaler Lese-Burst von 5-2-2-2.
In Rechnersystemen mit 64-Bit-breitem Datenbus ermöglichen EDO-Speicher im Idealfall eine maximale Bandbreite von 300 MByte/s. Gegenüber FPM-DRAM ist das eine Performance-Steigerung von 50 Prozent. Im alltäglichen Praxisbetrieb fallen die Geschwindigkeitsgewinne allerdings wesentlich geringer aus und bewegen sich innerhalb weniger Prozente.
BEDO-DRAM
Die nächste Stufe in der Entwicklung der DRAM-Technologie kam vom amerikanischen Speicherhersteller Micron mit den Burst-EDO-DRAMs. BEDOs besitzen intern einen 2-Bit-breiten Adressgenerator. Bei einem Burst-Zugriff muss die Speichersteuerung nur die erste Adresse an den Speicher übergeben. Die nachfolgenden drei Spaltenadressen generiert der interne Adressgenerator des BEDOs von alleine. Der Chipsatz braucht für einen Burst-Lesezyklus somit nur noch den Anstoß zu geben. Zusätzlich sind BEDO-DRAMs intern in Dual-Bank-Architektur aufgebaut. Die Adressierung der Spaltenadressen erfolgt somit in einem Pipeline-Verfahren. Während die eine Bank noch mit der Ausgabe von Daten blockiert ist, findet zeitlich überlagert schon die Adressierung der nächsten Spalte statt. Nachteilig erscheint auf den ersten Blick, dass die Daten des ersten Lesezugriffs nicht als Ergebnis des ersten CAS-Zyklus, sondern erst mit dem Zweiten am Ausgang anliegen. Durch den geringen RAS-CAS-Delay und die viel kürzeren CAS-Zyklen fällt dies aber nicht ins Gewicht. Bild 3 zeigt das Timing-Diagramm im Burst-Zugriff.
Durch die BEDO-Technik, die wie FPM und EDO nur im Burst-Modus ihre Effizienz ausspielt, ergibt sich eine weitere Geschwindigkeitssteigerung. Im Page Mode verkürzt sich die CAS-Zykluszeit allerdings auf nur 15 ns. Bei einem PC mit 66 MHz Bustakt können somit bei jeder Taktperiode Daten übertragen werden. Damit ergibt sich ein bestmöglicher Lese-Burst von 5-1-1-1. Im Idealfall erhöht sich in einer 64-Bit-Rechnerarchitektur die maximale Bandbreite auf gut 500 MByte/s.
BEDO-DRAM kann zusätzlich durch die interne Adressgenerierung und die Dual-Bank-Architektur auch Schreibzugriffe im Burst-Mode beschleunigen. Der größte Nachteil aber der BEDO-DRAMs ist die Unfähigkeit mit Taktfrequenzen über 66 MHz zu arbeiten. Die mangelnde Unterstützung seitens der Chipsatzhersteller und die herannahende SDRAM-Technologie mit ihren hohen Taktraten bescherten den BEDOs somit nur ein kurzes und unbedeutendes Leben auf dem Speichermarkt. Nur der für den Pentium Pro entwickelte Intel 450GX Chipsatz (Codename Orion) konnte BEDO-DRAM ausnutzen. Server-Applikationen sollte damit ein erhöhten Speicherdurchsatz zur Verfügung stehen.
SDRAM - Teil I
Die seit Ende 1996 erhältliche SDRAM-Technologie hat sich vor allem durch die intensive Unterstützung seitens Intel schnell durchgesetzt und beherrscht heute den Speichermarkt. Die Besonderheit von SDRAM ist, dass alle Ein- und Ausgangssignale synchronisiert zum Systemtakt des Rechnersystems ablaufen. Prozessor, Chipsatz und der Speicher kommunizieren also über ein Bussystem, das synchron mit der gleichen Frequenz getaktet ist.
Die älteren DRAM-Typen, wie FPM, EDO und BEDO arbeiten alle asynchron zum Systemtakt. Für eine Datenübertragung ist deshalb ein Handshaking-Verfahren zwischen Prozessor und Speichersteuerung notwendig. Ein Lesevorgang läuft wie folgt: Der Prozessor signalisiert der Speichersteuerung durch das ADS-Signal, dass eine Adresse anliegt. Wenn nach dem Lesezyklus die Daten am Ausgang des DRAMs bereitliegen, teilt die Speichersteuerung dem Prozessor dies mit dem Signal BRDY mit. Erst dann liest der Prozessor die Daten ein. Dazwischen ist die CPU im Leerlauf und führt Wartezyklen aus. Zwar können auch BEDO-DRAMs die Daten ohne Wartezyklen liefern, aber nur bis zu einem Systemtakt von 66 MHz. SDRAM steigt bei dieser Taktfrequenz erst ein und kann aktuell mit bis zu 133 MHz synchron zum System arbeiten.
Intern sind SDRAM-Bausteine aus zwei unabhängigen Speicherbänken aufgebaut. Durch die Dual-Bank-Architektur kann jeweils eine Bank schon vorgeladen werden (Precharge), während die andere Bank einen Lese- oder Schreibzugriff durchführt. Die Precharge Time lässt sich somit nach außen hin verstecken und fällt zeitlich nicht ins Gewicht, weil die Zugriffe meist abwechselnd auf die Bänke erfolgen. Aktuelle SDRAMs besitzen je nach Kapazität sogar vier interne Speicherbänke.
Anders als bei bisherigen DRAM-Konzepten erfolgt mit dem Anlegen der Zeilen- und Spaltenadresse gleichzeitig noch eine Befehlsübermittlung an das SDRAM. Das interne Befehlsregister des Speichers kann nun selbstständig die weiteren Abläufe steuern. So generiert das SDRAM, ähnlich wie BEDO-DRAM, bei einem Burst-Zugriff die nachfolgenden Adressen intern und führt einen alternierenden und überlappenden Zugriff auf die beiden Speicherbänke durch. Durch dieses Pipelining ist es dem SDRAM möglich, mit jedem Takt gültige Daten am Ausgang bereitzustellen. Das Timing von SDRAM bei einem Burst-Lesezugriff sehen Sie in Bild 4. SDRAMs müssen für den Betrieb konfiguriert sein. In einem Mode-Register sind verschiedene Parameter wie Timings, Burst-Längen und Refresh-Art programmiert. Fortsetzung nächste Seite...
SDRAM - Teil II
Das Initialisieren eines Lesezugriffs erfordert allerdings, abhängig vom Chipsatz, nach wie vor mindestens fünf Takte. Gegenüber den bisherigen DRAM-Konzepten hat sich hier auch bei SDRAM nichts geändert. Erst im Burst-Mode erfolgt der Datentransfer mit jedem Takt. SDRAM beherrscht damit ein Burst-Timing von 5-1-1-1. Bei einer Bustaktfrequenz von 66 MHz bedeutet dies gegenüber BEDO-Speichern noch keinen Bandbreitengewinn. So erreichen SDRAMs der ersten Generation mit ihrer maximalen Taktfrequenz von 66 MHz auch nur Peak-Werte von gut 500 MByte/s in der Datentransferrate.
Vorteile verschafft sich SDRAM darum erst im Betrieb mit Taktraten jenseits der 66 MHz. Die 100-MHz-SDRAMs können alle 10 ns Daten liefern. Der maximale Speicherdurchsatz bei einem 64-Bit-System schraubt sich bei den PC100-Modulen auf 800 MByte/s hoch. PC133-SDRAM ist für den Betrieb mit 133 MHz ausgelegt. Die Bandbreite hat mit 1,06 GByte/s erneut eine Barriere durchbrochen.
Die Unterschiede der Systemleistung in der Praxis fallen allerdings geringer aus: Gerade mal zwölf Prozent bringt die Steigerung von 66 auf 100 MHz Bustaktfrequenz - bei gleichem Prozessortakt. Der Wert ist mit dem Applikations-Benchmark Sysmark 98 auf einem Pentium-II-300-System ermittelt. Die Erklärung für die geringe Steigerung ist einfach: Speicherzugriffe unter Windows 98 laufen zu 90 Prozent über den viel schnelleren L2-Cache ab. Auf einen ständigen Hauptspeicherzugriff wird verzichtet. Die höhere Bandbreite von 100-MHz-SDRAM fällt durch den L2-Cache weniger ins Gewicht.
Gleichzeitig mit der Einführung der SDRAM-Module begann aber auch die Verwirrung um diese neue Speichergeneration. Da ist die Rede von verschiedenen Zugriffszeiten, die Module laufen nicht in jeden Board, und viele Speicherhersteller kochten ihr eigenes Süppchen. Und Intels Versuch, durch die PC100-Spezifikation für eine Vereinheitlichung bei der Herstellung und Kennzeichnung der Module zu sorgen, gelang nur teilweise.
DDR-SDRAM
Die nächste Stufe in der SDRAM-Entwicklung mit einem deutlichen Performance-Sprung sind DDR-SDRAMs. Sie besitzen auch den Namen SDRAM II. Intern sind sie aus vier unabhängigen Bänken aufgebaut, die parallel Instruktionen abarbeiten können. Das Prinzip der DDR-SDRAMs beruht auf der Erweiterung der Bandbreite durch Nutzung beider Taktflanken. Anders als bei normalem SDRAM, werden Daten nicht mehr nur bei der steigenden, sondern auch mit der fallenden Taktflanke übertragen. Bei gleichem Systemtakt verdoppelt sich der Datendurchsatz gegenüber SDRAM.
Durch den Datentransfer bei beiden Flanken des Taktsignals sind Laufzeitverzögerungen sehr kritisch. Im Gegensatz zu SDRAM, nutzt DDR-SDRAM deshalb für die Synchronisierung des Datentransfers nicht nur den normalen Systemtakt, sondern ein zusätzliches so genanntes bidirektionales Strobe-Signal DQS. Das parallel zu den Daten laufende Signal dient dem Chipsatz und dem Speicher als Referenz, um korrespondierende Daten zu holen. Der grundlegende Nutzen von DQS ist das Ermöglichen eines Highspeed-Datentransfers für jeden Datenpin. Dies geschieht durch die Reduzierung von Zugriffszeit und Laufzeitverzögerung zwischen Speicher und Chipsatz. Außerdem ist durch das Strobe-Signal ein leichtes Abdriften des Bustaktes zwischen Chipsatz und Speicher unproblematisch.
Um das exakte Timing zwischen Daten-Strobe-Signal DQS und Daten DQ zu ermöglichen, müssen beide die gleichen physikalischen Bedingungen, wie Leiterbahnlänge und -kapazität vorfinden. Änderungen in der Umgebung durch Temperatur- oder Spannungsschwankungen wirken sich deshalb auf DQS und DQ gleichermaßen aus. Damit ist sichergestellt, dass es während eines Datentransfers zwischen Chipsatz und Speicher keine zusätzliche Timing-Probleme gibt. Ein stabiler Highspeed-Betrieb ist durch diese Zusatzkontrolle sicherer, als durch die Synchronisation des globalen Systemtaktes.
Bei einem Lesebefehl generiert und steuert das DDR-SDRAM das bidirektionale Strobe-Signal und zeigt dem Chipsatz mit der steigenden und fallenden Flanke die gültigen Daten DQ an. Umgekehrt verhält es sich bei einem Schreibvorgang. Jetzt generiert und steuert der Chipsatz das Strobe-Signal und signalisiert damit dem Speicher die einzulesenden Daten mit beiden Flanken. Beim Schreiben müssen die Daten beim jeweiligen Flankenwechsel des DQS schon am Datenpin des Speichers anliegen. Bild 6 zeigt den Unterschied zum normalen SDRAM.
Bei Bustaktfrequenzen von 100 und 133 MHz erhöht sich die Bandbreite von DDR-SDRAM auf maximal 1,6 bzw. 2,1 GByte/s. Diese Spitzenwerte in der Transferrate von PC200/266-Modulen sind natürlich nur zwischen Chipsatz und Speicher möglich. Der weitere Transfer der Daten zum Prozessor oder der Grafikkarte via AGP-Bus entspricht den Transferraten von PC100/133-SDRAM. Moderne Chipsätze können durch ihre Pipeline-Architektur die eingelesenen Daten puffern und an verschiedene Empfänger abgeben. Deutliche Performance-Vorteile sind deshalb in sehr speicher- und grafikintensiven Multitasking-Umgebungen zu erwarten.
Chipsatz-Unterstützung für die voraussichtlich noch 1999 verfügbare DDR-SDRAM-Technologie gibt es vorerst nur aus Taiwan. Intel hält an dem konkurrierenden Rambus-Konzept fest, dass eine komplett andere Busarchitektur verlangt. Dagegen basieren DDR-SDRAMs auf Standard-SDRAM und verwenden ebenfalls DIMM-Platinen für Speichermodule. Die Integration in bestehende Mainboard-Architekturen fällt somit leicht.
SLDRAM
Intel versucht im Verein mit dem kalifornischen Entwicklungsteam der Firma Rambus die gleichnamige Speichertechnologie auf den Markt zu bringen und als neuen Standard zu deklarieren. Gleichzeitig soll jeder Hersteller, der diese Technik verwendet, ordentlich Lizenzgebühren zahlen. Um dieser Abhängigkeit von Intel entgegen zu wirken, wurde 1997 das SLDRAM-Konsortium (vormals SyncLink) gegründet. Der Zusammenschluss 17 führender DRAM-Hersteller und Systemanbieter arbeitet an der Entwicklung eines offenen Technologiestandards für kommende DRAMs - ohne Lizenzgebühren.
SLDRAM ist eine evolutionäre Speichertechnologie, die den nächsten Schritt in der DRAM-Entwicklung von EDO nach SDRAM und DDR-SDRAM präsentiert. In SLDRAM sind wichtige Technologiesprünge vereint: Die Anzahl interner unabhängiger Bänke ist von vier (SDRAM, DDR-SDRAM) auf bis zu 16 Bänken erweitert worden. Das synchrone Interface nutzt für die Datenübertragung ebenfalls beide Taktflanken mit Unterstützung eines Strobe-Signals.
Bei SLDRAM beginnt jede Transaktion mit einem Anforderungspaket, das Adressinformationen und Befehle enthält. Die zu schreibenden oder lesenden Daten sind in Paketen zusammengefasst. Ein einfacher Spaltenzugriff löst den Transfer eines ganzen Datenpakets aus, das aus einem Burst von vier 18-Bit-Wörtern besteht. Der Zugriff auf die Daten von einer oder mehrerer Spalten in einer Page kann dadurch mit einem einzigen Anforderungspaket erfolgen. In Verbindung mit der Multibank-Architektur erweitert sich durch dieses Verfahren die Bandbreite von SLDRAM.
Mit Transferraten von 400 MBit/s pro Datenpin lassen sich in einer 64-Bit-Umgebung Bandbreiten von bis zu 3,2 GByte/s erreichen. Spätere Generationen von SLDRAMs sollen 800 MBit/s pro Pin und mehr ermöglichen. Wann allerdings die ersten SLDRAM-Modulen in Serie produziert werden und ihren Weg in PCs finden, ist noch sehr ungewiss.
RAMBUS - Teil I
Mit der Einführung des Intel-820- und 840-Chipsatzes hält gleichzeitig eine neue Speicherarchitektur Einzug in die Personal Computers: die Rambus-Technologie. Richtig neu ist sie allerdings nicht. Bereits seit 1995 wird Rambus in Workstations von SGI eingesetzt, andere Beispiele sind die Nintendo-64-Videospielkonsolen und Grafikkarten mit Grafikchip GD546X von Cirrus Logic.
Entwickelt wurde die Technologie von der 1990 gegründeten Firma Rambus mit Sitz in Kalifornien. Erste funktionierende RDRAMs konnte Toshiba 1992 präsentieren. Um die Technologie in die PC-Architekur zu adaptieren, schloss Intel im Dezember 1996 mit Rambus ein Abkommen.
Die gemeinsam entwickelten Direct RDRAMs (DRDRAM) nutzen wie DDR-SDRAM und SLDRAM zusätzlich beide Taktflanken für die Datenübertragung, und sollen nach dem Willen von Intel der Speicherstandard der Zukunft sein.
Die Rambus-Lösung besteht aus drei Komponenten: Rambus-Controller, Rambus-Channel und DRDRAM. Ein System kann aus mehreren unabhängigen Channels bestehen (Bild 7). Das Channel Interface bei Direct Rambus enthält einen nur 16- oder 18-Bit-(mit ECC)breiten Datenbus. Der Kontrollbus besitzt eine Breite von 8 Bit und hat getrennte Leitungen für die Zeilen- und Spaltenansteuerung. Vorteil: Gleichzeitige unabhängige Zugriffe auf Zeilen und Spalten sind möglich, während noch Daten des vorhergehenden Befehls übertragen werden.
Jedes einzelne DRDRAM-IC besitzt die volle Datenbreite des Channels. Gegenüber 64-Bit-Speicherbussen muss aber die Taktung des Channels entsprechend hoch sein, um konkurrenzfähige Bandbreiten zu erreichen. Die Taktfrequenz ist mit 400 MHz und durch Ausnutzung beider Taktflanken mit effektiv 800 MHz extrem hoch. Ein Maximum von 1,6 GByte/s ist bei jedem einzelnen Chip erreichbar. Durch die volle Datenbreite der ICs verteilen sich bei Zugriffen die Daten nicht über alle Bausteine, sondern sind zusammenhängend in jedem Chip abgespeichert. Effekt: Die Chips sind bei Burst-Zugriffen einer thermisch starken Belastung ausgesetzt und erfordern zusätzliche Kühlmaßnahmen. Jeder Channel kann bis zu 32 DRDRAMs verwalten. Ein Interleaving mit überlappenden Transfers zwischen den Chips und dem Rambus-Controller hebt die Effizienz für einen kontinuierlichen Datenstrom.
RAMBUS - Teil II
Durch die hohen Taktraten ist das Mainboard-Design sehr kritisch. Die Technik zur Implementierung des Bussystems nennt sich RSL: Unter anderem sorgen kurze Signalwege, niedrige Spannung (1,8 V) und eine Terminierung für hohe Datenintegrität. Hier zeigt sich ein deutlicher Vorteil der Rambus-Technologie. Die Reduzierung der Datenbreite auf 16 Bit erfordert weniger Pins. Die Entflechtung der Leitbahnen und somit das Mainboard-Design wird einfacher.
Bild 8 zeigt die Ring-Topologie eines Rambus-Channels, der aus Controller, den Speicherchips und einer Terminierung am Ende des Busses besteht. Der Terminator soll Reflexionen auf den Daten- und Signalleitungen verhindern und erfüllt die Forderung nach einem abgeschlossenen Bus.
Bei der Rambus-Technologie findet mit dem RIMM eine neue Modulform ihren Einzug. Die Module fassen bis zu 16 Chips bei beidseitiger Bestückung und sind als ein Teilstück des Channels zu betrachten. Die Datenbreite bleibt bei 16 (mit ECC 18) Bit. Ein Channel kann laut Spezifikation maximal zwei RIMMs aufnehmen. Durch die Bus-Topologie sind unbelegte Sockel mit einer Dummy-Platine namens C-RIMM zu bestücken. Sie schleifen die Steuer- und Datenleitungen einfach durch. Gleichzeitig verursachen sie durch ihre Notwendigkeit zusätzliche Kosten für den Anwender. (cvi)