Intel: Neuer Bus für Xeons, Itanium abgespeckt und noch weiter verzögert

Separater Bus für jeden Xeon-Kern

Als Ausweg spendiert Intel der zukünftigen Xeon-Oberklasse eine komplett neue Kommunikationsschnittstelle. Der Dedicated High Speed Interconnect getaufte Bus soll erstmals 2007 beim Tigerton genannten Xeon MP zum Einsatz kommen. Der neu angekündigte Tigerton wird vier unabhängige Kerne haben und den Platz des Whitefield in der Roadmap übernehmen. Jeder Core soll einen eigenen High Speed Interconnect besitzen, so dass sich die Cores nicht mehr gegenseitig blockieren.

Passend zu der 65 nm CPU entwickelt Intel die komplett neue Plattform mit Codenamen Caneland. Sie übernimmt die Stelle des Whitefield-Chipsatzes Reidland, der ebenfalls aus den Roadmaps verschwindet.

Der Dedicated High Speed Interconnect wird eine Punkt-zu-Punkt-Verbindung sein. Jeder Core ist damit direkt an die Northbridge angebunden. Als Taktfrequenz des seriellen Busses ist 1,33 GHz vorgesehen. Das Konzept und der Bus erinnern damit stark an AMDs Opteron und an Hypertransport. Bei der Taktrate legt Intel aber noch 33 Prozent on Top.