IDF: Drei Tage Intel total

Pentium 4 - lange Pipeline gut gefüttert

Wenn Intel derart viel Die-Fläche für den Trace Cache opfert, muss er sich wirklich lohnen. Wie der Chef-Designer des Pentium 4, Doug Carmean, am letzten Tag des IDF an einem einfachen Programm-Beispiel zeigte, kann der Pentium 4 mit Hilfe des Trace Cache unter anderem Verzweigungen in einer einzigen Cache-Line zusammenfassen. Dadurch soll die mit zwanzig Stufen sehr lange Pipeline des Pentium 4 nur noch selten ins Stocken geraten.

Derartig lange Pipelines verlieren bei Verzweigungen (Branches) viel Zeit. Daher ist eine gute Sprungvorhersage entscheidend für die Leistung. Intel will mit der neuen Vorhersagestrategie des P4 das beste derzeit bekannte Verfahren geschaffen haben. Der Pentium 4 soll sich um ein Drittel weniger verschätzen als der Pentium III.

Das Herz der Umsortiererei von Befehlen, Intels Out-of-Order-Execution, stellen die neuen Scheduler des Pentium 4 dar. Sie füttern die vier bereits bekannten und mit dem doppelten Takt der CPU arbeitenden ALUs sowie FP-, MMX- und SSE2-Einheiten. Dabei sollen die neuen Scheduler maximal vier Befehle pro Takt übergeben können.

Das Gesamtbild der Pentium-4-Architektur ist dem Blockschaltbild zu entnehmen. Der Speicherbus mit 3,2 GByte pro Sekunde bezieht sich dabei auf die beiden Rambus-Kanäle des Tehama-Chipsatzes (i850), mit dem die ersten Systeme in den Handel kommen werden.