HyperTransport erweitert Features

Das HyperTransport-Konsortium erweitert seinen I/O-Standard um vier wichtige Features. So erlaubt die neue Spezifikation 1.05 nun Switches, Support von PCI-X 2.0, 64-Bit-Adressen und eine erhöhte Anzahl gleichzeitiger Datentransfers.

Bei HyperTransport handelt es sich um einen I/O-Bus, der Punkt-zu-Punkt-Verbindungen mit variabler Bitbreite erlaubt. Beispielsweise verbindet bei NVIDIAs nForce2 eine HyperTransport-Schnittstelle die North- und Southbridge. AMDs Athlon 64 verfügt ebenfalls über ein HyperTransport-Interface.

Die neue Switch-Funktionalität der Spezifikation 1.05 erlaubt die Kommunikation beliebig vieler Geräte via HyperTransport. Lokale Verbindungen zwischen zwei Devices sollen dabei sehr niedrige Latenzzeiten aufweisen. Der HyperTransport-Switch wird vom System wie ein Ast mit PCI-kompatiblen Geräten gesehen. Die Partitionierung des Switches in mehrere separate Zweige ist zusätzlich möglich.

Über den Switch lassen sich auch PCI-X-2.0-Devices direkt an Systeme mit HyperTransport anbinden. Entsprechend erweiterte das Konsortium das Fehlerprotokoll. Vier KByte große Konfigurations-Datenblöcke von PCI-X-2.0-Geräten werden durch die Spezifikation 1.05 ebenso unterstützt wie 128 Byte lange Burstmeldungen.

In der 1.0-Spezifikation erlaubt HyperTransport maximal 40 Bit breite Adressen. Die 1.05er Version erweitert den Adressraum auf 64 Bit. Statt ein Terabyte sind damit bis zu 16 Exabyte große Speichermodelle möglich.

Durch die vierte Ergänzung der HyperTransport-Spezifikation steigt die Parallelität der Datentransaktionen: Eine Verbreiterung des SrcTag-Feldes von 5 auf 10 Bit erhöht die maximale Anzahl der ausstehenden Transaktionen von 32 auf 1024 pro Device.

Die HyperTransport-I/O-Link-Spezifikation der Version 1.05 bleibt abwärtskompatibel zum bisherigen Standard. Ausführliche Grundlagen zu HyperTransport können Sie hier nachlesen. (cvi)