Fehlertoleranter Speicher schützt vor Systemausfällen und Datenverlust

Parity-Prüfung

Unterstützen der Speicher-Controller des Chipsatzes und das Speichermodul die Paritätstechnik, erfolgt bei jedem Speichervorgang eine zusätzliche Prüfsummenbildung. Jedem Daten-Byte (8 Bit) wird beim Schreiben ein eigenes Paritätsbit zugeordnet, das im DRAM mit gespeichert wird. Beim Lesen eines Daten-Bytes erfolgt durch die Speichersteuerung über ein Protokoll dann der Vergleich mit dem zugehörigen Paritätsbit. Damit lässt sich ein umgekipptes Bit beim Lesen sofort erkennen.

Es gibt zwei Arten von Paritätsprotokollen: ungerade und gerade Parität. Beide Verfahren funktionieren nach dem gleichen Prinzip und unterscheiden sich nur in ihren Attributen. In der folgenden Tabelle sehen Sie den Ablauf der Protokolle beim Schreiben und Lesen von Daten:

Parität-Technologien im Vergleich

Ablauf	Ungerade Parität	Gerade Parität
Ermittlung der Parität	Besteht das Daten-Byte aus einer geraden Anzahl von Einsen, ist das zugehörige Paritätsbit 1. Bei ungerader Anzahl erhält es den Wert 0. Der Vorgang erfolgt über die Speichersteuerung.	Besteht das Daten-Byte aus einer geraden Anzahl von Einsen, ist das zugehörige Paritätsbit 0. Bei ungerader Anzahl erhält es den Wert 1. Der Vorgang erfolgt über die Speichersteuerung.
Schreibvorgang	Speicherung der acht Datenbits und des korrespondierenden Paritätsbits im DRAM	siehe links
Lesevorgang	Erneute Prüfsummenbildung beim Lesen und Vergleich mit dem gespeicherten Paritätsbit. Daten gültig bei Übereinstimmung. Bei ungleicher Prüfsumme erfolgt die Fehlermeldung durch die Speichersteuerung	siehe links

Der Nachteil der Paritätsprüfung ist, dass sie zwar Fehler erkennen, aber nicht korrigieren kann. Das Verfahren arbeitet zudem nur zuverlässig, wenn ein einzelnes Bit umkippt. Kippen dagegen mehrere Bits in einem Daten-Byte um, so bleiben die Fehler möglicherweise verdeckt. Enthält zum Beispiel ein Daten-Byte bei gerader Paritätsprüfung vier Einsen, so ist das zugehörige Paritätsbit Null. Nach dem Schreiben von Daten-Byte und Paritätsbit in das DRAM kippen zwei von den acht Bit um. Beim späteren Lesen ermittelt die Speichersteuerung aber wieder eine gerade Anzahl von Einsen und erkennt das Daten-Byte beim Vergleich mit dem Paritätsbit als gültig an.

Speichermodule mit Parität sind im Gegensatz zu Non-Parity-Modulen teurer. Parity-Module benötigen pro Byte neun Bit und somit mehr Speicher bei gleicher Kapazität. Die Module besitzen einen zusätzlichen DRAM-Chip, der nur der Paritätsspeicherung dient.