Erste Benchmarks von Hammer-Prototypen

Details zum Core

Die Hammer-Prozessoren basieren auf einem Core der achten Generation. AMD führt damit seit dem K7-Core (aktuell als Palomino-Core) des Athlon erstmals wieder eine neue Architektur ein.

Die komplette Architektur des Hammer lässt sich in fünf Funktionsblöcke aufteilen: Prozessor-Core, L1-Daten- und Befehls-Cache, L2-Cache, DDR-Memory-Controller sowie das HyperTransport-Interface. AMDs Hammer ist zudem multiprozessorfähig und verfügt über eine entsprechende Controller-Logik.

Der Hammer-Core bietet neun Ausführungseinheiten für Integer- und Floating-Point-Operationen. Darin ist eine SSE2-kompatible Einheit enthalten. Gefüttert werden die Ausführungseinheiten über drei unabhängige Befehlsdecoder-Pipes, die in den Schedulern enden.

Drei davon können je acht Einträge puffern und bedienen die sechs Integer-Units. Die drei Fließkomma-Einheiten versorgt ein 36 Einträge fassender vierter Scheduler.