Alternative Rechnerarchitekturen (Teil 3)
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Der Architekturansatz aller aktuellen PC-Prozessoren hat viele Nachteile. Diese Artikelserie beschreibt alternative Modelle. Im dritten Teil widmen wir uns dem Reconfigurable RISC.
Das >S<puter-Prinzip - die Aufsplittung der ALU in atomare Operationseinheiten und die Konfiguration von Datenpfaden - lässt sich auch auf eine RISC-CPU anwenden. Dies wurde in [1] als Reconfigurable-RISC-Architektur (rRISC) publiziert.
Bild 1: Blockarchitektur einer vierstufigen RISC-Architektur mit ergänzendem FLAB.
Das Grundmodell, in Bild 1 basierend auf der Modell-CPU MPM3, wird durch einen Fetch Look-aside Buffer ergänzt. Dieser Speicher arbeitet im Phasen-Pipelining parallel zur Decode-/Load-Unit, falls es sich um das Schreiben von übersetzten Informationen handelt. Lesend wird dieser Speicher parallel zum Fetch im Hauptspeicher (beziehungsweise Cache) genutzt.
Teil 1 | |
|---|---|
Teil 2 | |
Teil 3 | Reconfigurable RISC |
Teil 4 | UCB/UCM;-Konzept |
Teil 5 | XPP-Architektur und Xputer |
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