PCI Express: Der Highspeed-Datenbus im Detail

Physical Layer

Der Physical Layer stellt die unterste Ebene des Layer-Modells dar und regelt den Datenfluss über die einzelnen seriellen Busleitungen.

Vor jeder Übertragung kodieren der Sender und der Empfänger die Daten nach dem 8B/10B-Verfahren. Diese serielle Kodiertechnik wandelt die 8 Bit langen Nutzinformationen in 10 Bit lange Datenblöcke um. In diesem Datenstrom sind durch entsprechend aufeinander folgende Bitwechsel die Taktinformationen enthalten, mit denen sich die Übertragungsstationen synchronisieren. Weitere Sideband-Signale zur Datenflusskontrolle sind nicht erforderlich. Nachteil der 8B/10B-Kodierung ist die um 20 Prozent niedrigere effektive Datenrate.

Bei einer Grundfrequenz von 2,5 GHz erreicht der PCI-Express-Bus eine maximale Transferrate von 2,5 Gbit/s je Richtung und Leitungspaar, das entspricht dann 2,0 Gbit/s an Nutzdaten. Geplant ist eine Erhöhung der Frequenz bis auf 10 GHz, damit erreicht man die maximale physikalische Übertragungsgeschwindigkeit von 10 Gbit/s in Kupferleitungen.

Der PCI-Express-Bus erlaubt durch das Hinzufügen von Lanes eine flexible lineare Skalierung in der benötigten Bandbreite. Der Physical Layer der PCI-Express-Architektur unterstützt x1, x2, x4, x8, x16 und x32 breite Lanes. Die zu übertragenden Daten werden auf die einzelnen Lanes aufgesplittet und mit dem 8B/10B-Verfahren kodiert. So erreicht ein 32 Lanes breiter Bus eine maximale Transferrate von 9,31 GByte/s je Richtung. Während der Initialisierungsphase synchronisieren Sender und Empfänger die Lane-Breite und die Übertragungsfrequenz. Der Vorgang beeinflusst den Betriebssystem- oder Software-Layer nicht und garantiert damit volle Kompatibilität zum herkömmlichen PCI-Standard.

Spezifikations-Upgrades in Form von neuen Encoding-Technologien oder die Steigerung der Übertragungsgeschwindigkeit sind durch die Layer-Struktur einfach durchzuführen. Die neuen Vorgaben und Anforderungen verändern ausschließlich die Funktionsparameter im Physical Layer.