MPF: IBMs Power5-Prozessor mit Multithreading

IBM hat auf dem Microprocessor Forum 2003 Details zum Power5 bekannt gegeben. Der Dual-Core-Prozessor unterstützt Multithreading - ähnlich Intels Hyper-Threading. Der Power5 soll die vierfache Performance des Vorgängers Power4 bieten.

Der Power5-Prozessor basiert auf dem Power4 und besitzt zahlreiche Architekturerweiterungen. Neben dem bekannten Dual-Core-Design beherrscht der Power5 zusätzlich IBMs neue "simultaneous multithreading"-Technologie. Diese ist vergleichbar mit Intels Hyper-Threading. Zusammen mit dem Dual-Core erscheint der Power5 gegenüber Software und Betriebssystem wie ein 4-Wege-Multiprozessorsystem. Im Gegensatz zur Intel-Lösung lässt sich IBMs Multithreading-Technologie dynamisch während des Betriebs ein- und ausschalten.

Die prinzipielle Cache-Struktur des Power4 übernimmt IBM auch beim Power5. So müssen sich beide Cores einen gemeinsamen On-Die-L2-Cache teilen. Allerdings steigt beim Power5 das Fassungsvermögen von 1,5 auf 1,92 MByte. Die Organisation des Caches ist nun 10- statt 8fach assoziativ ausgelegt. Eine Cache-Line ist unverändert 128 Byte groß. Die erste Cache-Stufe ließ IBM unangetastet: 64 KByte für Befehle und 32 KByte für Daten pro Core. Der L3-Cache bleibt weiterhin extern. Allerdings kann der Power5 nun auf 36 MByte zurückgreifen - statt 32 MByte beim Power4.

Einen Speicher-Controller hat IBM dem Power5 nun ebenfalls spendiert. Damit kann der 64-Bit-Prozessor mit maximal 1024 GByte die doppelte Arbeitsspeichergröße ansteuern. Zu den weiteren Architekturerweiterungen zählen: verbessertes Prefetch-Verfahren, dynamisches Power-Management, Erhöhung der GPRs und FPRs auf je 120.

Kraftwerk: Auf einem bierdeckelgroßen Multi-Chip-Modul implementiert IBM vier Power5-Prozessoren. In den sehen Sie die entsprechenden L3-Cache-Chips.

Der Power5 soll 2004 mit einer Taktfrequenz von voraussichtlich 2,0 GHz in IBM-Systemen ausgeliefert werden. Aktuelle Power4-CPUs gibt es mittlerweile mit bis zu 1,7 GHz Taktfrequenz. Der Power5 wird in IBMs 0,13-µm-CMOS-Prozess mit Kupfer und SOI gefertigt. IBM verwendet dabei acht Metall-Layer. Die insgesamt 276 Millionen Transistoren breiten sich auf einer Fläche von 389 mm² aus. Der Power4 kommt noch mit 174 Millionen Transistoren aus. Eindrucksvoll ist auch die Pin-Anzahl des Power5: 2313 Signal-Pins und 3057 Pins für die Stromversorgung.

Ebenfalls geplant ist ein Multi-Chip-Modul mit vier Power5-Prozessoren. Die 95 x 95 mm große Platine besteht aus 89 Metall-Layern und verfügt über 4491 Signal-Pins. Auf dem Multi-Chip-Modul integriert IBM auch vier L3-Cache-Chips. Im Jahr 2005 erfolgt dann mit dem Power5+ die Migration auf den 90-nm-Prozess. Mit neuem Ultra-High-Frequency-Core und einem 65-nm-Prozess soll dann 2006 der Power6 debütieren. (cvi)

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