IDF: Nehalem-CPU mit SSE4.2 und dreifacher Speicherbandbreite

Intel gibt auf dem Intel Developer Forum neue Details zum Nehalem bekannt. Die neue Mikroarchitektur erhält den SSE4.2-Befehlssatz und bietet mit der QuickPath-Technologie die dreifache Speicherbandbreite gegenüber konkurrierenden Lösungen.

Während der Eröffnungs-Keynote zum Intel Developer Forum gab Intel-Chef Paul Otellini neue Details über Intels übernächste Prozessorgeneration Nehalem bekannt. Am Nachmittag des ersten IDF-Tages waren von Pat Gelsinger, Chef der Digital Enterprise Group, weitere Details zu erfahren.

Zwei Mal Quad-Core-Nehalem: In einem 2-Sockel-System demonstriert Intel den Betrieb von zwei Quad-Core-Nehalem-CPUs. Jeder Prozessor beherrscht durch das SMT acht Threads – somit insgesamt 16 Threads.
Zwei Mal Quad-Core-Nehalem: In einem 2-Sockel-System demonstriert Intel den Betrieb von zwei Quad-Core-Nehalem-CPUs. Jeder Prozessor beherrscht durch das SMT acht Threads – somit insgesamt 16 Threads.

Zuerst demonstrierte Pat Gelsinger ein 2-Sockel-System mit Quad-Core-Nehalem-Prozessoren im Betrieb. Jeder Kern von Nehalem beherrscht mit dem „Simultaneous Multi-Threading“ zwei Threads. Pro Quad-Core-Nehalem sind damit acht Threads, durch den 2-Sockel-Betrieb insgesamt 16 Kerne, für das Betriebssystem sichtbar.

SSE4.2: Bei den Nehalem-Prozessoren erweitert Intel den SSE4-Befehlssatz um sieben neue Instruktionen. Die 2009 folgende 32-nm-Version Westmere beherrscht dann neue AES-Befehle.
SSE4.2: Bei den Nehalem-Prozessoren erweitert Intel den SSE4-Befehlssatz um sieben neue Instruktionen. Die 2009 folgende 32-nm-Version Westmere beherrscht dann neue AES-Befehle.

Neu in Nehalem ist der Befehlssatz SSE4.2. Intel fügt zu den bei Penryn eingeführten 47 SSE4-Befehlen sieben neue Instruktionen hinzu. Beispielsweise sollen damit 256 compares mit einer Instruktion möglich sein. Des Weiteren gibt des den Financial Market Data Parser. Für Finanzberechnungen soll sich mit dieser SSE4.2-Erweiterung die Anzahl der Instruktionen um 75 Prozent reduzieren und die Performance um den Faktor drei steigern lassen.

In dem 2009 nach Nehalem folgenden „32-nm-Shrink“ Westmere integriert Intel zusätzlich den Befehlssatz AES-NI. Diese Instruktionen sollen die AES-Verschlüsselung um den Faktor 3 beschleunigen. AMDs angekündigten SSE5-Befehlssatz wird Intel in seinen künftigen Prozessoren übrigens nicht unterstützen, wie Pat Gelsinger auf Nachfrage von TecChannel betonte.