IDF: Drei Tage Intel total

Pentium 4 - komplett neues Design

Bereits auf dem letzten Intel Developer Forum hat Intel einiges zum Pentium 4 vorgelegt, ein ausführlicher Bericht findet sich hier. Da die Markteinführung nach tecChannel vorliegenden Informationen jetzt Mitte Oktober erfolgt, geht Intel mit den technischen Details großzügiger um. Die bisher schon bekannte 20-stufige Pipeline hört nun auf den Namen Hyper Pipelined Technology. Sie kann bis zu 126 Befehle zur gleichen Zeit aufnehmen, drei Mal so viele wie bei P6-Prozessoren wie dem Pentium III. Damit diese Pipeline immer genug zu tun hat, sind 48 Load- und 24 Store-Vorgänge gleichzeitig möglich.

Bei einer derart langen Pipe würden sich falsche Sprungvorhersagen (Branch Predictions) fatal auswirken. Deshalb hat Intel den Branch Target Buffer von 512 Byte auf 4 KByte verachtfacht. Als weiterer Pipe-Fütterer soll der effektiv 12 KByte große Trace Cache des Pentium 4 einer der zentralen Performance-Bringer werden.

Der Trace Cache speichert bereits dekodierte Mikro-Ops, also bereits übersetzte x86-Befehle. Da bei der Dekodierung jeder x86-Befehl in zahlreiche Mikro-Ops zerlegt wird, belegen die effektiv 12 KByte Code rund 200 KByte tatsächlichen Speicherplatz. Dies erklärt den großen Platzbedarf auf dem Diagramm des Die. Was Intel dabei am Rande erwähnte: Der Datencache des Pentium 4 ist mit 8 KByte geradezu winzig ausgefallen.

Die Fähigkeit, echte x86-Befehle in Mikro-Ops zu übersetzen und dann so anzuordnen, dass der Prozessor sie so schnell wie möglich abarbeiten kann, hatte Intel schon mit dem Pentium als Dynamic Execution bezeichnet. Für die lange Pipe und die neue Sprungvorhersage verdiente sich das Konzept nun den Namen Advanced Dynamic Execution. Dass die ALUs mit doppeltem Core-Takt arbeiten, war Intel, wie bereits berichtet, den Namen Rapid Execution Engine wert.

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