Grundlagen zu Intels Itanium (Teil II)

Im zweiten Teil unserer Itanium-Grundlagen betrachten wir die Kompatibilität zu anderen Prozessoren, Details der Pipeline und der Cache-Stufen sowie die Rechenleistung von Intels Prozessor für die richtig 'dicken' Server.

Wie im ersten Teil unserer Itanium-Grundlagen zu lesen, ist die 64-Bit-CPU ein gemeinsames Projekt der Firmen HP und Intel. Deshalb sollte die Itanium-Architektur sowohl kompatibel zur PA-RISC-Architektur von HP als auch zur IA-32 von Intel sein. HP entwickelte deshalb ein Verfahren namens Dynamic Translation, das die Binärkompatibilität des Itanium zur PA-RISC-Familie und zum Betriebssystem HP-UX sicherstellen soll.

Dabei werden die RISC-Maschinenbefehle der PA-Architektur in die entsprechenden Befehle des Itanium übersetzt und zur Laufzeit eines Programms dynamische Optimierungen vorgenommen. Dies bedeutet, dass die Dynamic Translation bereits übersetzten Code im Speicher hält, falls er in Schleifen wiederholt durchlaufen wird, oder dass sie Vorteile der IA-64 wie Predication oder Spekulationen nutzt.

Die IA-32-Kompatibilität erreicht Intel durch eine Hardware-Emulation auf dem Prozessorchip. Die IA-32-Funktionseinheit simuliert dabei einen Pentium III mitsamt PC-Bausteinen wie den Timer oder die A20-Gate-Schaltung. Die Hardware setzt den IA-32-Befehlsstrom direkt in Itanium-Befehle um und leitet diese an die Ausführungseinheiten weiter, die IA-32-Register bildet sie auf Itanium-Register ab.