CiP – Packaging-Technologie von morgen

Das Fraunhofer IZM sagt dem Chip-in-Polymer-Verfahren (CiP) in der Leiterplattenfertigung eine große Zukunft voraus. Durch CiP lassen sich ICs direkt in das Substrat einbetten.

Forscher des Fraunhofer-Instituts für Zuverlässigkeit und Mikrointegration haben ein innovatives Verfahren für die Leiterplattenherstellung entwickelt. Damit lasse sich eine wesentlich höhere, insbesondere thermo-mechanische Materialzuverlässigkeit erzielen, so das IZM. Ursprünglich wurde der Technologieprozess für bis zu 50 µm dünne Chips entwickelt. Doch mittlerweile kann auch mit Chips herkömmlicher Dicke gearbeitet werden.

Bestückte Leiterplatte in CiP-Technologie. Foto: IZM
Bestückte Leiterplatte in CiP-Technologie. Foto: IZM
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Durch die spezielle Einbettungstechnik und den Verzicht auf Bonddrähte oder bleihaltige Lötverbindungen sind die präzise bestückten Chips nach außen abgeschirmt. Dadurch verfügten sie über hervorragende HF-Eigenschaften, heißt es weiter. Das mache die Technologie insbesondere für den Mobilfunk und die Automobilindustrie interessant.

Die CiP-Technologie entstand im Rahmen des EU-Projekts „Hiding Dies“. Daran beteiligt sind auch Unternehmen wie Nokia oder Philips. CiP wurde bereits in Fertigungslinien namhafter Leiterplattenhersteller getestet und fließt derweil in konkrete Anwendungen ein. Als Beispiele nennt das IZM 2-GHz-Powerelektronik-Module für Handys, KFZ-Radarsysteme und Chipkartenmodule.

Trotz der innovativen Technologie kommen für den Herstellungsprozess herkömmliche PCB-Verfahren und Materialien zum Einsatz. Kostenintensive Gerätemodifikationen sind demnach nicht erforderlich. Nach der Chipbestückung erfolgt deren Vakuumlaminierung in den Mikrovialayer bzw. Multilayer. Mittels Laserbohrung erzeugte Vias werden mit Kupfer metallisiert. Dieses dient abschließend zur Strukturierung der Leiterbahnen (s. Abb. 2).

1. Diebonding 2. Vakuumlaminierung in Multilayer 3. Laserbohren von Vias zu Chip und Substrat 4. Kupfermetallisierung und Strukturierung der Leiterbahnen. Abb.: IZM
1. Diebonding 2. Vakuumlaminierung in Multilayer 3. Laserbohren von Vias zu Chip und Substrat 4. Kupfermetallisierung und Strukturierung der Leiterbahnen. Abb.: IZM
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Momentan gilt eine Verschiebung der Logistik noch als Einstiegsbarriere für Leiterplatten- und Baugruppenhersteller. Doch mit seinen optimierten Eigenschaften zu konkurrenzfähigen Preisen dürfte das Verfahren zu einer der favorisierten Packaging-Technologien werden, prophezeit das IZM. (Detlef Scholz)

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