AMD: Neue AMD64-Generation Mitte 2007

AMD gab im Rahmen eines Analystentreffens die Pläne für seine nächste Prozessorgeneration bekannt. So gibt es Mitte 2007 Quad-Core-CPUs mit L3-Cache sowie viele Architekturerweiterungen. Neu ist außerdem eine “4x4 Enthusiast Platform“.

AMD informierte auf dem per Webcast übertragenen „Technology Analyst Day“ über die geplanten Architekturerweiterungen der nächsten AMD64-CPU-Generation. Die Server- und Workstation-Prozessoren der Opteron-Serie sowie den Athlon 64 für Desktop-PCs stattet AMD demnach Mitte 2007 mit einem neuen Core aus.

Next Generation: Mitte 2007 erhalten die AMD-Prozessoren einen Quad-Core sowie zahlreiche Architektur-Erweiterungen. (Quelle: AMD)
Next Generation: Mitte 2007 erhalten die AMD-Prozessoren einen Quad-Core sowie zahlreiche Architektur-Erweiterungen. (Quelle: AMD)

Sowohl der Opteron als auch der Athlon 64 arbeiten dann mit vier Prozessorkernen. Bei den Desktop-Modellen wird es weiterhin auch Dual-Core-Modelle geben. Alle CPUs der neuen Generation erhalten eine neue Cache-Struktur. Neben jeweils einem 64 KByte fassenden L1-Cache und dem 512 KByte großen L2-Cache pro Core gibt es zusätzlich einen Shared L3-Cache. Die dritte Pufferstufe, auf den alle Cores zugreifen, dimensioniert AMD mit mindestens 2 MByte. Damit soll der Speicherzugriff entlastet werden.

Neue Cache-Struktur: Künftig puffert eine dritte Cache-Stufe „langsame“ Speicherzugriffe ab. Den L3-Cache teilen sich alle Cores. (Quelle: AMD)
Neue Cache-Struktur: Künftig puffert eine dritte Cache-Stufe „langsame“ Speicherzugriffe ab. Den L3-Cache teilen sich alle Cores. (Quelle: AMD)

Die Prozessorkerne der nächsten Generation stattet AMD zusätzlich mit einem erweiterten Instruction Queue zum „vorausschauenden“ Speichern von Befehlen aus: Statt 16 sind dann 32 Byte Puffergröße vorhanden. Die Sprungvorhersage soll ebenfalls mehr Treffer ermöglichen.

Eine deutliche Verbesserung erhält die neue Generation bei der SSE-Befehlsabarbeitung. Der neue Core kann laut AMD zwei 128-Bit-SSE-Befehle pro Taktzyklus einlesen. AMD spricht hier vom „Dual 128-Bit SSE Dataflow“. Damit erlaubt der 2007er AMD-Core bis zu vier Floating-Point-Operationen in doppelter Präzision pro Taktzyklus. Neue SSE-Befehle (EXTRQ, INSERTQ, MOVNTSD und MOVNTSS) sowie Erweiterungen für die Bit-Manipulation (LZCNT und POPCNT) implementiert AMD ebenfalls.

Damit will AMD die bisher geringere SSE-Performance gegenüber den Intel-Prozessoren wettmachen.